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信号完整性设计指南 投资价值发现者 当系统工作在50MHz及以上，数字信号上升或下降 时间小于信号周期的5%，PCB LAYOUT 的走线不能 简单当做阻抗可忽略的走线，而应该看做传输线，考虑 其影响信号的完整性，主要以下四点 1、反射信号 2、延时和时序错误 3、过冲(上冲/下冲)Overshoot/Undershoot ·4、串扰crosstalk 信号反射 走线没有被正确接收(终端匹配)，那么来自于驱动端的信号脉冲在接 收端被反射，从而引发不可预期效应，使信号轮廓失真 信号过冲 传输线模型 PCB包地走线的阻抗计算 双面板地线包信号线阻抗和线间距正相关，间距越远，阻抗越大 ，其余参数如地线宽度及走线宽度相关性小。特征阻抗可以达到100欧， 最小70欧左右 PCB差分走线的阻抗 1、双面板差分信号线阻抗和线间距正相关，间距越远，阻抗越大，其 余参数如地线宽度及走线宽度相关性小。由于线距工艺决定，只能在130 欧以上，现有LVDS 线、HDMI线阻抗都在130欧，靠后端IC调整。 DDR2 DQS 测试波形 不同PCB板及不同匹配电阻对眼图的影响， 47/56欧电阻基本可以通用 屏蔽地线过孔对眼图的影响，要求地线全程包 信号线，特别不能在信号线两端不包地。 包地线上过孔多少，对信号完整性影响，在允许 条件下，尽量多打过孔 DDR2/DDR3有ODT 功能，可以根据需要调节大小满足 信号完整性要求，目前MS06双面板，采用150欧 MSTAR方案DDR 信号完整性测试方法 对于高频电路设计，为保证信号完整性，需要注意 以下： • 1、 双面板地线包信号线阻抗和线间距正相关，特征阻抗可以达到 100欧，最小70欧左右。 • 2、双面板差分信号线阻抗和线间距正相关，由于线距工艺决定，只 能在130欧以上，现有LVDS 线、HDMI线阻抗都在130欧，靠后端IC 调整。4层板可以达到100欧。信号线确保最短路径。 • 3、屏蔽地线全程包信号线，特别不能在信号线两端不包地。 • 4、在允许条件下，尽量包地线上多打过孔 • 5、DDR2/DDR3有ODT 功能，DDR3还有ZQ功能，可以根据需要调 节大小满足信号完整性要求。 • 6：MSTAR方案提供DDR 信号完整性测试，在设计阶段务必自己测 试。PCB • 7：条件允许，做DDR JAR测试