信号完整性问题.docVIP

二 信号的完整性问题及解决办法 两个方面（时序和电平） 信号完整性(Signal Integrity)是指信号未受到损伤的一种状态，它表示信号质量和信号传输后仍保持正确的功能特性。良好的信号完整性是指在需要时信号仍能以正确的时序和电压电平值作出响应。随着高速器件的使用和高速数字系统设计越来越多，系统数据速率、时钟速率和电路密集度都在不断增加。在这种设计中，系统快斜率瞬变和工作频率很高，电缆、互连、印制板(PCB)和硅片将表现出与低速设计截然不同的行为，即出现信号完整性问题。 信号完整性问题能导致或者直接带来信号失真，定时错误，不正确数据、地址和控制线以及系统误工作甚至系统崩溃，解决不好会严重影响产品性能并带来不可估量的损失，已成为高速产品设计中非常值得注意的问题。 信号完整性问题的真正起因是不断缩减的信号上升与下降时间。一般来说，当信号跳变比较慢即信号的上升和下降时间比较长时， PCB中的布线可以建模成具有一定数量延时的理想导线而确保有相当高的精度。此时，对于功能分析来说，所有连线延时都可以集总在驱动器的输出端，于是，通过不同连线连接到该驱动器输出端的所有接收器的输入端在同一时刻观察都可得到相同波形。然而，随着信号变化的加快，信号上升时间和下降时间缩短，电路板上的每一个布线段由理想的导线转变为复杂的传输线。此时信号连线的延时不能再以集总参数模型的方式建模在驱动器的输出端，同一个驱动器信号驱动一个复杂的PCB连线时，电学上连接在一起的每一个接收器上接收到的信号就不再相同。从实践经验中得知，一旦传输线的长度大于驱动器上升时间或者下降时间对应的有效长度的1/6，传输线效应就会出来，即出现信号完整性问题，包括反射、上冲和下冲、振荡和环绕振荡、地电平面反弹和回流噪声、串扰和延迟等。表1列出了高速电路设计中常见的信号完整性问题，以及可能引起该信号完整性的原因，并给出了相应的解决方法。 目前，解决信号完整性问题的方法主要有电路设计、合理布局和建模仿真。电路设计中，通常采用以下方法来解决信号完整性问题：·控制同步切换输出数量，控制各单元的最大边沿速率 (dI/dt和dV/dt)，从而得到最低且可接受的边沿速率；·为高输出功能块(如时钟驱动器)选择差分信号；·在传输线上端接无源元件(如电阻、电容等)，以实现传输线与负载间的阻抗匹配。端接策略的选择应该是对增加元件数目、开关速度和功耗的折中，且端接串联电阻R或RC电路应尽量靠近激励端或接收端。布线非常重要，设计者应该在不违背一般原则的前提下，利用现有的设计经验，综合多种可能的方案，优化布线，消除各种潜在的问题。一方面要充分利用现有的、已经过验证的布线经验，将它们应用于布线工作中；另一方面要积极利用一些信号完整性方面的仿真工具，约束、指导布线。合理进行电路建模仿真是最常见的信号完整性解决方法。在高速电路设计中，仿真分析越来越显示出优越性。它给设计者以准确、直观的设计结果，便于及早发现问题，及时修改，从而缩短设计时间，降低设计成本。在进行电路建模仿真过程中，设计者应对相关因素作合理估计，依据适当的仿真工具建立合理模型。对于IC应用，可利用仿真来选择合理的端接元件并优化元器件布局，完成正确的端接策略和布局约束机制，从而解决信号完整性问题。要真正在电路设计、合理布局和建模仿真中解决信号完整性问题，相应的EDA工具是不可缺少的。下面我们将具体介绍利用仿真工具来进行信号完整性问题分析的方法。IBIS模型是一种基于V/I曲线对I/O buffer快速准确建模的方法，是反映芯片驱动和接收电气特性的一种国际标准，它提供一种标准的文件格式来记录如驱动源输出阻抗、上升/下降时间及输入负载等参数以及驱动器、接收器的行为描述，但不泄漏电路内部构造的知识产权细节。欲使用IBIS进行实际的仿真，需要先完成以下工作：(1) 获取有关芯片驱动器和接收器的原始信息源；(2) 获取一种将原始数据转换为IBIS格式的方法；(3) 提供用于仿真的可被计算机识别的布局布线信息；(4) 提供一种能够读取IBIS和布局布线格式并能够进行分析计算的软件工具；IBIS提供两条完整的V-I曲线，分别代表驱动器为高电平和低电平状态，以及在确定转换速度下状态转换的曲线。V-I曲线的作用在于为IBIS提供保护二极管、TTL图腾柱驱动源和射极跟随输出等非线形效应的建模能力。 由上可知，IBIS模型的优点可以概括为： ·在I/O非线形方面能够提供准确的模型，同时考虑了封装的寄生参数与ESD结构； ·提供比结构化的方法更快的仿真速度； ·可用于系统板级或多板的信号完整性分析仿真。可用IBIS模型分析的信号完整性问题包括：串扰、反射、振荡、上冲、下冲、阻抗不匹配、传输线分析、拓扑结构分析等。IBIS尤其能够对高速振荡和串扰进行准确精细的仿真，可用于检测最坏情