实时数字信号处理 第4章 存储器.ppt

实时数字信号处理 第4章 存储器 分级存储器模型 内核都支持分级存储器 片上一级（L1） 指令、数据和暂存存储器3个独立部分 内核一部分 单周期访问 片上二级（L2） 核外片上存储器 空间较大但延迟也较大 片外L3存储器 同步、异步存储器 有更大的空间，但延迟也更大 内核片上存储器L1 100KB 32KB指令存储器 16KB指令SRAM；16KB指令Cache/SRAM（可通过通道或线锁定Cache） 64KB数据存储器 32KB SRAM；32KB数据Cache/SRAM 4KB Scratch Pad SRAM（数据暂存存储器） 5个特点 改进的哈佛体系结构 每时钟周期多达4个内核存储器访问 一个64-bit指令取指，两个32-bit数据加载，一个流水线的32-bit数据存储 同时进行系统DMA、Cache维持和内核访问 具有高带宽、低延迟性能，能提供确定性访问时间和非常高的吞吐量 用于要求直接控制访问时间的应用 用于关键DSP算法和快速文本切换（CCLK速度） 指令和数据Cache（带Cache控制硬件的SRAM） 高性能、简单编程模型，消除了数据移入/出L1存储器的显性操作 快速移植、开发，无需为存储器组织进行性能优化 指令和数据cahe选项用于微控制器代码 提供了操作方便的Cache控制程序设计指令，如PREFETCH和FLUSH 具有存储器保护功能 L1指令SRAM