一种双端口猝发式高速存储器模型.pdfVIP

第 18卷 第 1期 茂名学院学报 V01．18 N0．1 2008年2月 JO1IRNAI．OFMAOMDGUN眦 RSⅡY Eeb．20o8 一 种双端 口猝发式高速存储器模型 柯文德，刘晶 (茂名学院计算机与电子信息学院，广东茂名525000) 摘要：为解决高速CPU与低速主存储器两者速度的平衡和匹配问题 ，提出了一种双端口猝发式高速存储器模型，并通过仿 真实验验证了其正确性和可行性。该模型具备一般的猝发式存储器和双端口存储器的数据读取特点，可以高速读取成组 连续数据，较大幅度地提高微处理器系统的整体性能。 关键词：存储器 ；端口；猝发式；数据读取 中图分类号：TP333．1 文献标识码：A 文章编号：1671—6590(2008)01—0045—04 在现有计算机系统中，主存储器一般采用Dm (动态随机存储器)制造，其容量提高较快，但读取速 度和CPU相比，仍存在着数量级的差距[1-3】。为解决高速CPU与低速 内存之间的速度差异，改善数据读 取的 “瓶颈”问题 ，提高整机系统性能，本文提出了一种双端 口猝发式存储器模型，以实现高速读取成组连 续数据。 1 存储器基本模型 如图1所示，对 DRAM阵列的访问有两组相互对称并各 自独立的读写控制电路(图中L表示左端 口信 号，R表示右端 口信号)，主要由以下几个部分组成： DRAM阵列：用于暂存数据。假设模型中的存储器容量为 1024~512~2位，即1024行，每行512列， 每列包含 2位。 行地址和刷新控制：提供行地址选通信号RAS和DRAM阵列刷新信号 Refo 行地址锁存器：在行地址和刷新控制信号有效时保存地址总线传送过来的地址 一 。 最后读出行地址锁存器：保存地址总线上一周期传送过来的行地址 一 。 1O位比较器：当新的地址 传送过来后，和最后读出行地址锁存器中的地址进行比较，判断是 否相 同。 列地址锁存器：在列选通信号CAS有效时接收列地址。 512~2位 SRAM(cache)：小容量高速缓冲存储器 cache，用于接收DRAM中被选中的某一行。 I／0控制和数据锁存器：向数据总线D0一D。输出数据，或者接收来 自数据总线 D0一D。的数据。 读出放大和列写选择：当DARM阵列中某一行被选中，该行512~2位数据被选通到该读出放大单元， 每个逻辑电平被鉴别而且锁存和重写，并被送到SRAM (cache)阵列。 行译码器：接收行地址并进行译码，对 1024×512×2位 DRAM阵列进行行选择。 列译码器：接收列地址并进行译码，对512×2位 SRAM阵列进行行选择。 判别逻辑：判断左右地址到来的先后顺序，并决定首先执行左地址还是右地址操作。 收稿 日期*．2007—03—21；修 回日期．2007—04—27 作者简介：柯文德(1976一)，男，硕士，讲师，从事软件理论、系统结构、人工智能等研究。 茂名学院学报 2008年 (A0～ A9)R 图 1 双端 口猝发式高速存储器模型结构图 2 基本工作原理 2．1 猝发式工作 猝发式读取是指中央处理器访问存储器时，提供不变的行地址和连续变化的列地址，存储器相应位组 将连续读出。在传统的EDRAM芯片中，由于集成了动态存储器DRAM和静态存储器SRAM，通过猝发式 方式有助于高速读取数据 ]。 在本模型中，由于在 DRAM阵列存储器的基础上集成了两个 SRAM实现的小容量高速缓冲存储器 (cache)，从而使DRAM的性能得到了显著提高。当进行第一次读操作时，行选通ARS信号有效，地址 被同时送到行地址译码器和最后读出行地址锁存器，行译码器接收行地址 ，完