专用集成电路Chapter5_ASIC设计方法详述.ppt

浙大微电子 内容 5.1 集成电路设计和制造过程回顾 5.2 专用集成电路设计流程和方法 5.2.1 设计分类 5.2.2 设计描述（内容/层次） 5.2.3 设计流程（自底向上，由上至下） 5.2.4 设计策略 5.2.5 综合方式（行为/逻辑/物理） 5.2.6 设计验证（模拟/时序/物理） 5.3 深亚微米ASIC设计要求 5.1 集成电路设计和制造过程 设计过程 制定规范 SPEC 系统设计 System Design 电路设计 Circuit Design 版图设计 Layout Design 集成电路功能测试示意图 集成电路设计过程 5.2.1 设计分类 设计过程分 电路设计---前端设计 版图设计---后端设计 设计流程 方法 分 自底向上 Bottom Up 自顶向下 Top Down 数字集成电路设计 行为方面 结构方面 物理方面 5.2.2设计描述 描述方面 行为描述 结构描述 物理描述 设计抽象的层次 系统算法级 寄存器传输级 RTL级 逻辑级和电路级 最低层的晶体管级电路 5.2.2 设计描述 5.2.2.1 硬件描述语言HDL Hardware Description Language VHDL VHDL描述能力强，覆盖面广，可用于多种层次的电路描述。 VHDL的硬件描述与工艺技术无关，不会因工艺变化而使描述无效。 VHDL支持设计再利用 Reuse 方法，支持超大规模集成电路设计的分解和组合。 可读性好，易于理解,国际标准,具备通用性。 VHDL设计描述由五种基本设计单元组成 设计实体说明 Entity declaration 结构体 Architecture body 配置说明 Configuration declaration 集合元说明 Package declaration 集合元 Package body MUX作为基本单元实例 Verilog HDL 能用于行为描述和结构描述，电路描述同时可以包含不同层次，且能和混合模式的模型一起进行模拟 Verilog使用四值逻辑，即0，l，X和Z，·其中“X”为不定态，Z为悬空态 使用的基本数据类型是 与和 寄存器。 5.2.2 设计描述 5.2.2.2 行为描述 算法描述 举例 一位全加器 Verilog-HDL 描述进位算法描述 5.2.2 设计描述 5.2.2.3 结构描述 RTL register Transfer Level 级 门级 Gate Level 开关级 Switch Level 电路级 Circuit Level 4位加法器的结构描述 开关级描述 1 开关级描述 2 5.2.2 设计描述 5.2.2.4 物理描述 5.2.3 设计流程 2.3.1 bottom-Up 自底向上 Bottom-Up 设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年 设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统 对于集成度在一万门以内的ASIC设计是行之有效的,无法完成十万门以上的设计 设计效率低、周期长，一次设计成功率低 5.2.3 设计流程 2.3.2 Top-Down设计 Top-Down流程在EDA工具支持下逐步成为IC主要的设计方法 从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能 5.2.3 设计流程 关键技术 首先是需要开发系统级模型及建立模型库，这些行为模型与实 现工艺无关，仅用于系统级和RTL级模拟。 系统级功能验证技术。验证系统功能时不必考虑电路的实现结 构和实现方法，这是对付设计复杂性日益增加的重要技术，目前系统级DSP模拟商品化软件有Comdisco，Cossap等，它们的通讯库、滤波器库等都是系统级模型库成功的例子。 逻辑综合--是行为设计自动转换到逻辑结构设计的重要步骤 5.2.3 设计流程 Top-Down设计与Bottom-Up设计相比，具有以下优点: 设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率。 提高了设计效率，缩短了ASIC的开发周期，降低了产品的开发成本 设计成功的电路或其中的模块可以放入以后的设计中提高了设计的再使用率 Reuse 。 5.2.4 设计策略 5.2.4.1 概述 设计参数 电路性能，包括功能、速度，功耗和应用特性 芯片尺寸 电路的可测性及测试码生成的难易性; 设计周期 成功率 Time to Market 经济性 Profit 设计效率 Efficiency 5.2.4 设计策略 5.2.4.2 结构设计 层