三维集成电路堆叠硅通孔动态功耗优化.pdfVIP

物理 学报 Acta Phys. Sin. Vol. 64, No. 2 (2015) 026601 三维集成电路堆叠硅通孔动态功耗优化 董刚 武文珊 杨银堂 (西安电子科技大学微电子所, 宽禁带半导体材料与器件教育部重点实验室, 西安 710071) ( 2014 年7 月13 日收到; 2014 年8 月12 日收到修改稿) 三维集成电路堆叠硅通孔结构具有良好的温度和热特性. 提出了一种协同考虑延时、面积与最小孔径的 堆叠硅通孔动态功耗优化办法. 在提取单根硅通孔寄生电学参数的基础上, 分析了硅通孔的直径对多层硅通 孔的功耗与延时性能的影响, 由此构建了分层逐级缩减堆叠硅通孔结构, 分析了硅通孔高度与氧化层厚度的 影响. 结果表明, 该模型可在牺牲少许延时的情况下显著优化动态功耗, 在允许牺牲延时5% 的情况下, 堆叠 硅通孔的动态功耗最多可减少19.52%. 关键词: 三维集成电路, 堆叠硅通孔, 动态功耗, 延时 PACS: 66.30.–h, 66.30.Qa, 72.15.–v, 84.30.–r DOI: 10.7498/aps.64.026601 综合功耗传输网络中TSV 功耗与线长、电压下降等 1 引 言 因素, 提出了相应的TSV 拓扑生成方法. 文献[7] 提出了一种针对 / 通道的TSV 电容模型, 并评 近年来, 集成电路的规模遵循着摩尔定律不断 估了不同三维结构的TSV 动态功耗. 文献[8, 9] 分 提高, 然而随着器件工艺进入纳米级, 单纯通过减 析了时钟网络中TSV 的影响. 其中, 文献[8] 讨论 小特征尺寸来提高集成度已经很难实现. 三维集 了多根TSV 与单根TSV 相比的优势以及负载电容 成电路技术作为一种新的集成方案, 通过硅通孔 对功耗的影响. 文献[9] 在考虑了器件物理效应的 (through silicon via, TSV)在垂直方向上堆叠芯片 前提下构建了时钟树综合中的TSV 电热耦合模型. 来实现更高的集成度, 并且可以实现异质芯片集 文献[10] 考虑了TSV 之间的串扰引起的信号完整 成. 三维集成电路虽可大幅缩减芯片面积, 但不可 性问题以及相应解决策略. 避免地带来功耗密度急剧增加以及芯片温度的升 在各种TSV 的结构中, 堆叠TSV 结构可以有 1 高, 进而导致芯片性能下降 . 同时, 由于TSV 所 效改善三维集成电路的散热特性, 目前在电源分 产生的额外面积也在一定程度上增加了整个芯片 布和时钟信号网络中亦有采用1112 . 本文以堆叠 的面积. 随着芯片层数的不断增加, TSV 功耗在整 TSV 的动态功耗优化为主要研究目标. 首先, 针 个三维集成电路中所占比重越来越大, TSV 布局 对传统TSV 结构, 在提取其寄生电学参数的基础 与功耗网络的分配均会对系统性能产生影响, 须协 上, 建立了用于估计TSV 动态功耗和延时的等效 同考虑多层芯片中TSV 的性能参数如延时、功耗和 电路模型, 进一步分析了参数对动态功耗和延时的 23 热、面积的均衡问题 . 影响. 其次, 传统的堆叠TSV 采用均匀结构, 我们 三维集成电路中TSV 功耗分析和优化已成为 根据TSV