数字系统期末试卷(12级)A卷2014.docVIP

试 题 2013 年 ~ 201 年第 2 学期 课程名称： 数字系统设计 专业年级： 2012级 考生学号： 考生姓名： 试卷类型： A卷 ▋B卷 □ 考试方式: 开卷 □ 闭卷 ▋ ……………………………………………………………………………………………………… 填空（每空分，共分） 的值为__________。 利用触发器构成36进制的计数器，至少需要__________个触发器。 A(B(A(B=__________。 在Verilog HDL程序中，若过程是在CLK信号出现下降沿时被触发执行的，则过程语句应为always@( __________ )。 逻辑函数的对偶式为__________。 两变量的反演律表达式为__________和__________。 设某四路数据分配器的数据输入端为D，通道选择信号B、A的编码为00(11时，分别将D送到通道0(3的输出端F0(F3，写出通道0输出的逻辑表达式，F0=__________。 已知JK触发器的特性方程为，则T触发器的 单项选择题（每小题1分，共10分） ，当A、C的取值为（ ） A. 00 B. 01 C. 10 D.11 十进制数（-115）用八位二进制补码表示，是（ ） A. 0111 0011B B. 1111 0011B C. 1000 1101B D. 1000 1100B 十进制数（47）的余3码表示为（ ） A. 0111 1010 B. 0100 0111 C. 0100 1010 D. 0111 0111 任何一个逻辑函数的（ ） A. 最简与或式 B. 最简或与式 C. 一般与或式 D. 最小项表达式 分别构成下面的逻辑电路，其中（ ） A. 加法器 B. 计数器 C. 译码器 D. 编码器 某T触发器采用如下图(a)的连接方式，则其状态方程为（ ）A. B. C. D. 已知74LS194是4位双向通用移位寄存器，当MR=1，S1S0=10时，在CLK上升沿的作用下，Q3Q2Q1Q0依次右移一位，SL的数据移到Q3端，若74LS194采用下图(b)的连接方式，将Q3Q2Q1作为电路的输出（不使用Q0输出端），则该电路的逻辑功能是（ ）A. 六进制环形计数器 B. 六进制加法计数器 C. 六进制减法计数器 D. 六进制扭环形计数器 RS触发器、D触发器、JK触发器和T触发器中，只有（ ）。 A.B. T触发器 C. D触发器 D. JK触发器 用4个触发器可构成（ ）（ ）。 A.B. 4，8 C. 8，4 D. 8，8 各种电路结构的触发器中，（ ）。A.基本RS触发器 B.同步触发器 C.边沿触发器 D.主从触发器 (a) (b) 判断题（判断下列命题正误，每小题分，共0分） 。（） 。 （） 。（） 。（） 。（） 。（） 。（） 。 （） 。（）（） 逻辑函数及化简，写出步骤（分） (3分)。、、、为无关项，请将逻辑函数 化简为最简与或式(7分) 分析题：按要求完成下列各题，并写出分析步骤（1+10＝分） （1分）（分）。（1分）。 74LS163：十六进制计数器。 为同步预置数控制端，低有效； 为步复位控制端，低有效； 使能端ENP=ENT=1时，允许计数 设计题（分） （1分） 74HC153：双四选一数据选择器，由两个完全相同的4选1数据选择器构成。 10(1X3、20(2X3是两组独立的数据输入端； 、是公共地址输入端(11，分别选择X0(X3作为输出； 1、2分别是两组4选1数据选择器的输出端； 2．试用Verilog HDL编程设计一个3变量（A、B、C）的一致判定电路，当A=B=C时，输出F=1，否则输出F=0，要求写出完整的Verilog程序（1分） 2012级“数字系统设计”期末考试试卷 注：1、教师命题时题目之间不留空白； 2、考生不得在试题纸上答题，教师只批阅答题册正面部分，若考生须在试题图上作解答，请另附该试题图。3、请在试卷类型、考试方式后打勾注明。 （第 3 页） 注：1、教师命题时题目之间不留空白； 2、考生不得在试题纸上答题，教师只批阅答题册正面部分。 （第1页）