FPGA单元电路设计.pptVIP

ram2.vhd的仿真波形分析：首先令wren=1，使RAM处在写状态，同时在wraddress端加入RAM的写地址0、1、2，在data端加入写数据22、23、24；接下来，令wren=0，使RAM处在读状态，同时在rdaddress端加入RAM的读地址0、1、2、0，仿真后，可以在数据输出端q看到RAM中预先写入的数据22、23、24、22。 architecture behave of asyn_dff is begin process ( clk, preset, clr) begin if (preset = 1 ) then --异步置位信号preset=1，实现置位q=1 q= 1; elsif (clr= 1) then --异步复位信号clr=1，实现复位q=0 q= 0; elsif (clkevent and clk= 1) then --时钟clk上升沿有效，数据寄存q=d q=d; end if ; end process; end behave; asyn_dff.vhd仿真波形分析：异步置位信号preset=1，q端被置1，异步复位信号clr=1，q端被置0，结论：异步输入端不受时钟信号clk控制，且为高有效信号。当异步输入信号无效，均为0时，在时钟信号clk的上升沿处，q=d。 例6.11：带