测试系统中数字电路的安全设计.docVIP

测试系统中数字电路的安全设计 摘 要：在高科技领域中,对测试系统工作可靠性的要求越来越高。文中叙述了在设计较大和较复杂的测试系统中，为了确保整个系统工作的安全可靠，则就对数字时序逻辑电路的要求十分严密，运用RC网络技术可以很好地解决这一问题。此设计方法简单实用，非常适合大的测试系统。 关键字：测试系统，数字电路，RC网络 Firm Designing on Digital Circuits in a Testing System Abstract: More and more reliability of testing system is required in the high-tech field. To assure that a testing system works safely and reliably, strict rules on designing digital timing and logic circuit are required. RC network technology was used to solve this problem. Such a technology is simple and practical to design a large scale testing system. Keywords: testing system, digital circuit, RC network 引言 随着半导体技术的飞速发展，数字集成电路由中小规模发展到了大规模，尤其是70年代后期，可编程逻辑器件PLD、FPGA和CPLD器件的推出，大大增强了数字电路逻辑设计的灵活性，给大的复杂系统的设计提供了极大的便利。我们设计的大的测试系统，就是利用数字集成电路的优越性，实现了设计性能的要求。但是由于系统大而且复杂，有时虽然电路原理正确，所用器件工作也正常，但由于电路工作不正常造成整个系统工作仍不安全可靠。经反复分析实验，发现这些问题常常是由于器件速度不同引起的时间延迟，电路的分布参数等诸多原因造成的。利用RC网络技术可以有效地解决这些问题，使整个系统工作安全可靠。 2.RC网络在计数控制电路中的运用 2.1. 图一是测试系统中计数控制电路的一部分，图中U2A的3脚输入时钟信号，先由U6实现16分频，U7设计为8分频，整个计数器电路对时钟信号128分频。而控制电路要求该计数器在计完第64个数之后，重新开始循环计数。但是电路工作不正常。从U7输出的时序波形分析，当两个计数器完成第64个计数时，U7的QA端为正脉冲信号的下降沿，U7的QC端为正脉冲信号的上升沿，由于集成电路传输时间和分布参数的诸多不确定因素，使上升沿下降沿的延迟时间有差异，U5A输出的负脉冲很窄，这一负脉冲经U5A反相整形输出后，作为计数器的清零信号使计数器复位，再开始下一次的计数工作。虽然电路设计正确，可是由于这一清零信号脉冲的宽度、幅度不标准，就不足以保证计数器电路稳定可靠工作，也自然给整个系统的安全正常工作带来了隐患。该部分电路的波形图如图二（a） 图一 计数控制电路 （a） （b） 图二 电路中相关点的输出波形 我们在U5A的输出端增加了RC积分电路的外围设计，将U5A输出的负脉冲信号延时，经U5A反相整形后，变成理想的正脉冲，当计数器完成一个循环之后，在下一循环到来之前，该脉冲信号准时到达可靠工作，保证了计数器计数、复位循环工作的设计目的。RC的数值大小依据所需脉冲的宽度而设计，RC数值的选择很重要，它确保了该逻辑电路工作的安全与稳定。 3.RC网络在数据传输通道的作用 3.1. 图三是测试系统中控制数据传输通道的部分电路，控制信号S66，S67由U4C和U4D的输入端输入，数据由U11、U12的D0～D5端输入，U8的1Q～7Q为信号输出端。其中U11、U12、U6、U7A为数据传输通道，其余电路为控制部分。控制部分电路在没有加入RC电路时，虽然电路原理设计正确，但电路工作并不正常。这是由于U11、U12为随机存储器，此集成电路对时序和脉冲宽度有严格的要求。从存储器的工作原理可知，无论电路工作在读或写状态，都应该是片选信号CS先到，而RD/WR后到，电路才能正常工作。在数字逻辑电路中，尤其是时序逻辑控制电路，对脉冲的宽度要求很严。上述电路在没有增加RC电路时，片选信号CS和读写信号RD/WR在时序上差别很小，参看图四（a）b） 图三 控制数据传输电路 (a) (b) 图四 电路中相关点的输出波形 器，由下面SN74L374的功能表可知，当输出控制为低电平，时钟信号正跳变时，Q输出将建立在D输入的逻辑状态。 SN74L374功能表 输