SoC系统的低功耗设计.pdfVIP

SoC 系统的低功耗设计 摘 要： 随着集成电路进入片上系统(SoC)时代，低功耗设计已经成为SoC 设计的主题。当今 的设计已经从过去的性能、面积二维指标转变为性能、面积和功耗的三维指标。本文探讨了 片上系统设计中的低功耗设计策略，在晶体管和逻辑门级、寄存器传输级和系统结构级各设 计抽象层次上阐述了低功耗设计所面临的问题，并给出了各级的低功耗优化策略。 关键词： 低功耗设计；片上系统；集成电路设计 1. 引言 随着硅工艺水平的提高，单片IC 实现更高性能和更多功能成为可能；另一方 面，个人计算和通讯市场迅速膨胀，对高性能、多功能、便携式的电子设备具有 越来越广泛的需求，单一芯片集成整个系统功能的“片上系统”(SOC)应运而生。 SOC 固有的单芯片特征可大大提高系统性能、降低系统成本、功耗以及重量和尺 寸，满足市场的需求，同时，又使得硅工艺能力得到释放，面向SOC 的研发已成 为学术界和产业界关注的热点。SOC 固有的优势为未来应用提供了一个理想的实 现平台。然而，在超深亚微米工艺条件下，应用传统的设计方法学实现片上系统， 面临着设计、验证复杂度等许多难以有效解决的问题。现有的面向单一功能模块 电路的设计方法学已不能满足 SOC 设计需求,因此,建立面向系统的新一代设计方 法学势在必行。 完整的设计方法学包括设计流程、设计工具和设计库等要素，能够满足产品 性能、成本及上市时间等约束。随着功耗问题在深亚微米工艺条件的系统设计中 的瓶颈效应日益凸显，低功耗设计必然成为新一代SOC 设计方法学的重要内容。 本文针对SoC 设计中的低功耗设计，首先分析了SoC 中功耗的来源，然后分 别在晶体管和逻辑门级、RTL 级和系统结构级对相应的低功耗设计策略进行讨论。 最后给出SoC 系统中的低功耗设计策略。 2. 功耗来源 功耗基本定义为能量消耗的速率，如下式所示： E P t - 1 - 其中，ΔE 为Δt 时间内消耗掉的能量。当Δt 趋于零时，公式代表瞬态功耗； 否则，代表Δt 时间内的平均功耗。两者意义不同，有不同的应用背景和优化策略。 通常，以低功耗设计笼统地概括，实际研究可根据不同情况进行区分： a.瞬态功耗优化：目标是降低峰值功耗，解决电路可靠性问题，如电迁移、热 载流子等效应对电路可靠性造成的影响； b.平均功耗优化：目标是降低给定时间内的能量消耗(低能耗设计) ，主要针对 电池供电的便携电子设备，以延长电池寿命或减轻设备重量。 CMOS 工艺有四种功耗来源：漏电流功耗；短路电流功耗；Standby 电流功耗； 开关电容电流功耗。 其中，前三种功耗所占比重较小，约占 30% 。因此，现有功耗优化技术主要 面向占总功耗 70%的开关电容电流功耗，此部分功耗源来自节点电容的充放电， 其定量模型如式: 1 2 P C Vdd  f 2 其中，f 为时钟频率，C 为节点电容，α为节点的翻转概率，Vdd 为工作电平。 随着工艺水平的提高，次级物理效应日益显著，使得前三项功耗来源所占比 重有所增加，在功耗优化技术研究中也逐步得到重视。 3. 低功耗设计策略 低功耗设计是一个复杂的系统问题。在设计流程上包括功耗建模、评估以及 优化，在设计层次上包括从晶体管版图级到系统功能级的所有抽象层次。并且， 功耗的优化与性能和面积等指标的优化密切相关，需要综合考虑。以下分别在晶 体管和逻辑门级、RTL 级和系统结构级讨论SoC 的低功耗设计策略。 3.1 晶体管和逻辑门级 晶体管和逻辑门级是在功耗、性能之间进行折中的最直接的层次，一般采取 先进的制造工艺来降低功耗，比如，当采用更小的晶体管特征尺寸时，负载电容 随之减小，使得电路的开关功耗随之减小。并且，当电源电压从3.3 V 降到1.8 V 时，在相同频率下，功