(报实验告)三含异步清零和同步时钟使能的加法计数器设计.docVIP

实验报告 实验中心 电子信息技术实验中心 专业年级 电子信息科学与技术2008级 实验课程 EDA技术与VHDL 姓 名 实验名称 实验三 、含异步清零和同步时钟使能的加法计数器设计. 学 号 提交日期 成 绩 实验目的： 学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 二、实验设备： 计算机、GW48系列SOPC/EDA实验开发系统 一台、计算机 一台 三、实验内容： 实验任务1、在QuartusII上对教材中例3-21进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述实例的功能特点，给出其所有信号的时序仿真波形。 实验程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT( CLK,RST,EN: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);--进程语句说明部分 BEGIN IF RST = 1 THEN CQI := (OTHERS =0);--计数器异步复位 ELSIF CLKEVENT AND CLK =1 THEN --检测计数器上升沿 IF EN =1 THEN --检测是否允许计数（同步使能） IF CQI 9 THEN CQI:=CQI+1; --允许计数，检测是否小于9 ELSE CQI := (OTHERS =0);END IF; --大于9，计数值清零 END IF; END IF; IF CQI = 9 THEN COUT =1; --计数大于9，输出进位信号 ELSE COUT =0;END IF; CQ=CQI; --将计数值向端口输出 END PROCESS; END behav; 程序功能：当时钟信号clk、复位信号rst或时钟使能信号en中任一信号发生变化时，都将启动进程语句PROCESS。此时如果RST为‘1’，将对计数器清零复位。这项操作是独立于CLK的，因而称异步；如果RST为‘0’，则看是否有时钟信号的上升沿；如果此时有CLK信号，又测得EN=‘1’，即允许计数器计数，此时若满足计数值小于‘9’，即CQI小于‘9’，计数器将进行正常计数，即执行语句CQI:=CQI+1，否则对CQI清零，但如果测得EN=‘0’，则跳出IF语句，使CQI保持原值，将技术指向端口输出：CQ=CQI. 图 1 实验模式图 图2、异步复位同步时钟使能加法计数器 图3、时序仿真波形 实验任务2、引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试，将实验过程和实验结果写进实验报告。 图4、功能引脚锁定图 图5、编程下载 四、实验总结： 本实验中通过对计数器的设计，我感受到了QuartusII这款功能强大的电子设计软件，它用VHDL语言对一个实际应用中的电路所实现的功能给予清晰描述，只要初学者了解此语言的一些常见语法，就很容易看懂一段完整程序，从而进一步了解电路的作用。但此实验中所用的程序仍然是教材中的例子，但愿有一天我也能自己写出一个完整的应用型电子电路程序！ 1