(报实验告)七：比较器和DA器件实现AD转换功能的电路设计.docVIP

实验报告 实验中心 电子信息技术实验中心 专业年级 电子科学与技术2008级 实验课程 EDA技术与VHDL 姓 名 实验名称 实验七：比较器和D/A器件实现A/D转换功能的电路设计 学 号 提交日期 成 绩 一．实验目的学习用状态机对A/D转换器ADC0809的采样控制电路的实现。实验ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。转换时间约100μs，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。主要控制信号：START是转换启动信号，高电平有效；ALE是3位通道选择地址(ADDC、ADDB、ADDA)信号的锁存信号。当模拟量送至某一输入端(如IN1或IN2等)，由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号，当启动转换约100μs 后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线，至此ADC0809的一次转换结束。状态码直接输出型的状态机。s0, s1,s2），s0是上电时的状态, s1是外来电压小于上电时电压的状态， s2是外来电压等于上电时电压的状态。状态之间的转换关系为：DAC0809开始工作后（即s0），若LM311=’1’时ADC0809处于搜索过程中的状态（即s1）,若处于s2状态LM311=’1’时s2=s1，LM311=’0’时s2=s2。 程序设计如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY DAC2ADC IS PORT ( CLK : IN STD_LOGIC; LM311 : IN STD_LOGIC; CLR : IN STD_LOGIC; DD : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END; ARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQ1 : STD_LOGIC_VECTOR(7 DOWNTO 0); type FSM_ST is (s0, s1,s2); signal current_state,next_state : FSM_ST; BEGIN PROCESS(CLK,CLR) BEGIN IF CLR=1 THEN current_state = s0; ELSIF CLKEVENT AND CLK=1 THEN current_state= next_state; END IF; END PROCESS; PROCESS(current_state,LM311) BEGIN CASE current_state IS WHEN s0 = IF LM311=1 THEN next_state = s1; ELSE next_state = s0; END IF; WHEN s1 = IF LM311=1 THEN next_state = s1; ELSE next_state = s2; END IF; WHEN S2 = IF LM311=1 THEN next_state = s0; ELSE next_state = s2; END IF; END CASE; END PROCESS; PROCESS(CLR,CLK,current_state) BEGIN IF CLR=1 THEN CQ1=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN CASE current_state IS WHEN s0= CQ1=(OTHERS=0); WHEN s1= CQ1=CQ1+1; WHEN s2= CQ1=CQ1; WHEN OTHERS= CQ1=NULL; END CASE; END IF; END PROCESS ; DD=CQ1; DISPDATA=CQ1; END DACC; 图1 生成的RTL图 图2 功能仿真波形 选择电路模式No.5，引脚锁定为：，状态机时钟CLK接clock0，ADDA接PIO32(A