基于VHDL实现单精度浮点数加_减法运算.pdfVIP

34 7 V o l 34 N o 7 2008 7 E LE CTRON IC ENG IN EER Ju l 2008 VHDL/ 覃 霖, 曾 超 ( 中国工程物理研究院电子工程研究所, 四川省绵阳市 621900) : 研究了单精度浮点数加 /减法的结构 其设计方法, 并在 A ldec 公司的 A ct iveHD L 软件 环境下, 采用VHDL 语言进行设计, 并进行了仿真验证, 计算精度可以达到 10- 7 : 单精度浮点数; 加/减法; VH DL; FPGA : TP 342 2 IEEE 754 1 0 引 言 1 IEEE 754 ,