时钟产生器模块 ——寄存器.ppt

时钟产生器模块 ——寄存器 时钟产生器模块 ——寄存器 1、时钟分频寄存器REFDV 时钟产生器模块 ——寄存器 3、锁相环控制寄存器（PLLCTL） 时钟产生器模块 ——寄存器 5、时钟选择寄存器（CLKSEL） 时钟产生器模块 ——寄存器 REFDV=0X07; //设置分频系数 SYNR=0X53 ; //设置倍频参数 while(CRGFLG-LOCK!=1);//等待稳定 POSTDIV=0;//预分频系数默认fpll=fvoc CLKSEL=0x80; //选择PLL作为时钟 //若晶振为16M,则PLLCLK=2*16*（19+1）/（7+1）=80MHz,则总线频率是40MHz 时钟产生器模块 ——程序示例 锁相环模块 利用锁相环可以提高总线频率 —若晶振为4M —不使用锁相环：总线频率为2M —使用锁相环：总线频率可为40MHz 可通过以下锁相环模块的寄存器设置提高总线频率 —锁相环控制寄存器（PLLCTL） —时钟合成寄存器（SYNR） —时钟分频寄存器（REFDV） —时钟产生模块的标志寄存器（CRGFLG） —时钟选择寄存器（CLKSEL） —预分频寄存器（POSTDIV） REFFRQ[1..0] :与参考时钟有关 00 1-2M 01 2-6M 10 6-12M 11 12M以上 REFDIV[5..0] :分频因子，有效值为0~63。 地址：$35 2、时钟合成寄存器SYNR VCOFRQ[1..0]:与压控振动器有关 00 VCO频率 32-48M 01 VCO频率 48-80M 10 VCO频率 80-120M 11 VCO频率 120M以上 SYNDIV[5..0]:锁相环时钟倍频数，有效值为0~63。 地址：$34 CME: 时钟监控允许位 1 允许 0 禁止 PLLON: 锁相环电路允许位 1 允许 0 禁止 地址：$3A 4、时钟产生模块的标志寄存器 CRGFLG LOCK :锁相环锁定标志，从外部晶振频率时钟切换到VCO时钟时需要查看该标志是否由0变为1。 1 时钟频率已稳定，锁相环频率已锁定 0 时钟频率未稳定，锁相环频率未锁定 地址：$37 PLLSEL:选定锁相环位 1 Bus Clock＝PLLCLK/2 0 Bus Clock＝OSCCLK/2 地址：$39 6、预分频寄存器POSTDIV POSTDIV[4..0] :预分频因子。POSTDIV 为默认时（后四位全0），fvoc =fpll。 地址：$ 锁相环模块寄存器设置示例 锁相环模块 void pllclk(void)//总线24MHz，外部时钟为16MHz { CLKSEL=0X00; PLLCTL=0xe1; SYNR=2;//PLLCLK 2*OSCCLK*(SYNR + 1)/(REFDV + 1) REFDV=1; PLLCTL=0X60; asm NOP; asm NOP; asm NOP; while((CRGFLG0X08)==0);//时钟校正同步 CLKSEL=0X80; }