《数字电路与逻辑设计》7.docVIP

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2015-07-24 发布于河南
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《数字电路与逻辑设计》7.doc

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练习题（3）参考答案 1．（5．2）见答图3．1。答图3．1 答图3．2 2．（5．4）见答图3．2。 3．（5．7）见答图3．3。答图3．3 4．（5．13）见答图3．4。答图3．4 5．（5．16）（1）Q1n+1= (Q1n（CP下降沿触发）；（2）Q2n+1= 0；（3）Q3n+1= (Q3n（CP上升沿触发）；（4）Q4n+1= 0；（5）Q5n+1= (Q5n（CP下降沿触发）；（6）Q6n+1= 0；（7）Q7n+1= (Q7n（CP下降沿触发）；（8）Q8n+1= (Q8n（CP下降沿触发） 6． Q1n+1= (Q1 Q2n+1= Q1( Q2 Q3n+1=(Q3 波形见答图 3.6。答图 3.6 7．（6．2）见答图 3.7，是同步五进制计数器，能自启动。答图 3.7 8．（6．4） Q0 n+1= (Q0 n ； Q1n+1=J1(Q1 n+(K1 Q1 n =（(A( Q0）(Q1 n + =(A (Q0(Q1 n +A Q0(Q1 n +(A Q0Q1 n +A (Q0Q1 n 答表2．8 A Q1、Q0 Q1n+1 Q0 n+1 A Q1、Q0 Q1n+1、Q0 n+1 0 00 01 10 11 11 00 01 10 1 00 01 10 11 01 10 11 00 当A=1时，作加法计数，四进制加法计数器；当A=0时，作减法计数，四进制减法计数器。状态图见答图3．8。（a）A=1 （b）A=0 答图3．8 9．（6．9）十五进制计数器，状态图见答图3．9。答图3．9 10．（6．20）当M=0时，七进制加法计数器，波形图见答图3．10（a）；当和M=1，七进制减法计数器，，波形图见答图3．10（b）。（a）（b）答图3．10 11．（1）当D3D2D1D0 为0000时，十一进制加法计数器；当D3D2D1D0为0110时，五进制加法计数器。（2）状态转换图分别见答图3．11（a）和（b）所示。答图3．11 12．见答图3．12。答图3．12 13．见答图3．13。答图3．13 实验：（请按本课程实验指导书要求）： 1．集成触发器 * 2．时序逻辑电路 5