电子技术基础数字部分第五版康光华主编第5章习题答案.docVIP

第五章作业答案 5.2.1 分析图题5.2.1所示电路的逻辑功能，列出功能表。 解：方法（1） 将图题5.2.1所示电路与由与非门构成的基本RS锁存器比较，发现该电路与后者仅在信号输入端分别多了一个非门，而后者为低电平有效的基本RS锁存器，因此该电路为高电平有效的RS锁存器，功能表如下： S R Q 锁存器状态 0 0 不变 不变 保持 0 1 0 1 0 1 0 1 0 1 1 1 0 0 不确定 方法（2） 由逻辑电路图可以得到Q端和端的逻辑表达式 根据上面的逻辑表达式，可以得到该锁存器的功能表如下所示： （略，同上表） 5.3.1 触发器的逻辑电路如图题5.3.1所示，确定其属于何种电路结构的触发器，并分析工作原理。 解：图题5.3.1所示电路是由两个传输门控D锁存器构成的CMOS主从D触发器。其中TG1、TG2和G1、G2构成主锁存器，TG3、TG4和G3、G4构成从锁存器，和分别为直接置1端和直接置0端。当触发器处于工作状态时，应将他们置于高电平。 工作原理分析： （1）当CP=0时，C=0，=1，TG1、TG4导通，TG2、TG3断开。此时D信号进入锁存器，G1输出，并随D变化。由于TG3断开、TG4导通，主从锁存器相互隔离，从锁存器构成双稳态存储单元，使触发器的输出维持原来的状态不变。 （2）当CP由0跳变到1后，C=1，=0，TG1、TG4断开，TG2、TG3导通。此时D信号与主锁存器之间的联系被切断，TG2的导通使主锁存器维持在CP上升沿到来之前瞬间的状态。同时由于TG3导通，G1输出信号送到Q端，得到，并且在CP=1期间保持不变。 （3）当CP由1跳变到0后，再次重复（1）的过程。 5.4.1 上升沿和下降沿触发的D触发器的逻辑符号及时钟信号CP()的波形如图题5.4.1所示，分别画出他们Q端的波形。设触发器的初始状态为0。 解：上升沿和下降沿触发的D触发器Q端的输出分别为Q1和Q2，输出波形如下： 5.4.3 设下降沿触发的JK触发器的初始状态为0，、J、K信号如图题5.4.3所示，试画出触发器Q端的输出波形。 解：触发器Q端的输出波形如下： 5.4.8两相脉冲产生电路电路如图题5.4.8所示，试画出在作用下Φ1和Φ2的波形，并说明Φ1和Φ2的时间关系。各触发器的初始状态为0。 解：由图题5.4.8得到Φ1和Φ2的逻辑表达式：Φ1 = Q2，。由于图中的JK触发器的J、K均接1，因此两个触发器均在各自的CP脉冲下降沿状态翻转，而第一个触发器的输出Q1作为第二个触发器的CP脉冲输入，因此Q2在Q1的每个下降沿状态翻转，Φ1和Φ2的波形如下所示： 由波形图可知，Φ1超前Φ2一个周期 5.4.9逻辑电路和各输入端波形如图题5.4.9所示，画出两触发器Q端的波形。两触发器的初始状态为0。 解：由逻辑图可以看出触发器2是一个下降沿触发的JK触发器，触发器1是一个上升沿触发的D触发器，他的CP脉冲来自Q2，并且D信号接在上，即Q1在Q2的每一个上升沿状态翻转一次。接两个触发器的直接复位端。Q1、Q2的波形图如下：