题目：VHDL机构与要素.doc

题目：VHDL机构与要素 讲授内容提要： 6.1 实体 6.2 结构体 6.3 VHDL库 教学目的： 1.掌握VHDL程序的结构 2.掌握实体，结构体的一般格式与编写方法 教学重点： VHDL程序的结构，实体，结构体的一般格式 教学难点： 实体，结构体的编写 采用教具和教学手段： 多媒体板书相结合 授课时间 2014年 9月22日 授课地点： 第一 教学楼 1106教室 注：此页为每次课首页，教学过程后附；以每次（两节）课为单元编写教案。 二、教学过程 以一个完整的VHDL程序引出程序结构 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; -------------------------------------------------------- ENTITY dff IS PORT(clkd, clr:IN STD_LOGIC; q:OUT STD_LOGIC); End dff; ------------------------------------------------------- ARCHITECTURE rt1 OF dff IS BEGIN PROCESS(clr,clk) BEGIN IF clr=‘1’then q=‘0’; ELSIF clk’EVENT AND clk =’1’ THEN q=d; END IF; END PROCESS; END rtl; 6.1 实体 功能： 描述数字系统输入/输出接口 定义全局变量 其他电路之间的必要连接 实体的一般格式： ENTITY 实体名 IS [GENERIC(参数名：数据类型)；] [PORT(端口表)；] END [ENTITY 实体名] 6.1.1 类属参数说明 类属参数是VHDL的一个术语，用以将信息参数传递到实体，类属参数说明主要用来为设计实体指定参数。如用来定义端口的宽度、器件的延迟时间等。必须放在端口说明之前。 一般格式如下： GENERIC（[常数名：数据类型[:设定值] {；常数名： 数据类型[:设定值]}） 例6.2：译码器 ENTITY decoder IS GENERIC (N:POSTIVE); PORT (sel: IN BIT_VECTOR(1 to N); dout: OUT BIT_ BIT_VECTOR(1 to 2**N)); END ENTITY decoder; 6.1.2 端口说明 端口：为设计实体和其外部环境提供动态通信的通道（引脚） 端口说明语句是对基本设计实体（单元）与外部接口的描述，也可以说是对外部引脚信号的名称、数据类型和输入、输出方向的描述。 一般书写格式如下： PORT（端口名{，端口名}：端口模式 数据类型； …… 端口名{，端口名}：端口模式 数据类型）； 不能和VHDL语言中的关键字重名。 端口模式：端口模式是指这些通道上的数据流动的方式，引脚的信号方向是输入还是输出。 6.1.3实体描述举例 2选1的数据选择器的实体部分 选择器命名为21mux,a、b和s都是输入信号，且类型都为BIT型；y是输出信号，类型也为BIT型。 ENTITY 21mux IS PORT(a,b,s:IN BIT; y:OUT BIT); END ENTITY 21mux ; 6.2 结构体 结构体也叫做构造体，结构体描述了基本设计单元（实体）的结构、行为、元器件及内部连接关系，也就是说它定义了设计实体的功能规定了设计实体的数据流程，制定了实体内部元件的连接关系。 结构体对其基本设计单元的输入输出关系可用三种方式进行描述： 1、行为描述（基本设计单元的数学模型描述）；(behavioral) 2、寄存器传输描述（数据流描述）；(dataflow) 3、结构描述（逻辑元件单元连接描述）。(structural) 不同的描述方式只是在描述语句上不同，而结构体的结构是完全一样的。 结构体语句格式： ARCHITECTURE 结构体名 OF 实体名 IS 信号定义语句,内部信号、常数、数据类型、函数定义 BEGI