第六章 半导体存储器I.pptVIP

第六章 半导体存储器内容与要求： 1.了解存储器的分类及特性。 2.了解RAM的结构原理(静态RAM，动态RAM)。 3.了解只读ROM结构原理，PROM、EPROM、 EEPROM的工作特点。 4.掌握存储器芯片特性及与CPU的连接方法，存 储空间扩展，存储芯片的选用，控制逻辑与 总线连接逻辑。 6.1 概述： 8086/8088芯片的引脚包括20根地址线，16根(8086)或8根(8088)数据线以及控制线、状态线、电源线和地线等，若每个引脚只传送一种信息，那么芯片的引脚将会太多，不利于芯片的封装，因此，8086/8088CPU的部分引脚定义了双重功能。如第33引脚MN / MX上电平的高低代表两种不同的信号；第31到24引脚在CPU处于两种不同的工作方式（最大工作方式和最小工作方式）时具有不同的名称和定义；引脚9到16（8088CPU）及引脚2到16和39（8086CPU）采用了分时复用技术，即在不同的时刻分别传送地址或数据信息等。 * * 8086 CPU引脚 8086CPU引脚按功能可分为三大类：电源线和地 线，地址/数据引脚以及控制引脚。 1．电源线和地线 电源线VCC（第40引脚）：输入，接入?10%单一+5V电源。 地线GND（引脚1和20）：输入，两条地线均应接地。 2. 地址/数据（状态）引脚 地址/数据分时复用引脚AD15?AD0（Address Data）：引脚39及引脚2?16，传送地址时单向输出，传送数据时双向输入或输出。 地址状态分时复用引脚A19/S6?A16/S3（Address / Status）：引脚35?38，输出、三态总线。采用分时输出，即在T1状态作地址线用，T2?T4状态输出状态信息。当访问存储器时，T1状态输出A19?A15，与AD15?AD0一起构成访问存储器的20位物理地址；CPU访问I/O端口时，不使用这4个引脚，A19?A16保持为0。状态信息中的S6为0用来表示8086CPU 当前与总线相连，所以在T2?T4状态，S6总为0，以表示CPU当前连在总线上；S5表示中断允许标志位IF的当前设置，IF=1时，S5为1，否则为0；S4?S3用来指示当前正在使用哪个段寄存器，如表3.3所示。 表 S4与S3组合代表的正在使用的寄存器 S4 S3 当前正在使用的段寄存器 0 0 1 1 0 1 0 1 ES SS CS或未使用任何段寄存器 DS 3. 控制引脚 （1） NMI (Non- Maskable Interrupt )：引脚17，非屏蔽中断请求信号，输入，上升沿触发。此请求不受标志寄存器FLAGS中中断允许标志位IF状态的影响，只要此信号一出现，在当前指令执行结束后立即进行中断处理。 （2） INTR(Interrupt Request) ：引脚18，可屏蔽中断请求信号，输入，高电平有效。CPU在每个指令周期的最后一个时钟周期检测该信号是否有效，若此信号有效，表明有外设提出了中断请求，这时若IF=1，则当前指令执行完后立即响应中断；若IF=0，则中断被屏蔽，外设发出的中断请求将不被响应。程序员可通过指令STI或CLI将IF标志位置1或清零。 （3）CLK（Clock）：引脚19，系统时钟，输入。它通常与8284A时钟发生器的时钟输出端相连。该时钟信号有效高电平与时钟周期的比为1∶3。 （4） RESET：引脚21，复位信号，输入，高电平有效。复位信号使处理器马上结束现行操作，对处理器内部寄存器进行初始化。8086/8088要求复位脉冲宽度不得小于4个时钟周期。复位后，内部寄存器的状态如表3.4所示。系统正常运行时，RESET保持低电平。 表 复位后内部寄存器的状态 内部寄存器 状 态 标志寄存器 IP CS DS SS ES 指令队列缓冲器 其余寄存器 0000H 0000H FFFFH 0000H 0000H 0000H 空 0000H （5） READY：引脚22，数据“准备好”信号线，输入。它实际上是所寻址的存储器或I/O端口发来的数据准备就绪信号，高电平有效。CPU在每个总线周期的T3状态对READY引脚采样，若为高电平，说明数据已准备好；若为低电平，说明数据还没有准备好，CPU在T3状态之后自动插入一个或几个等待状态TW，直到READY变为高电平，才能进入T4状态，完成数据传送过程，从而结束当前总线周期。 （6）TEST:引脚23，等待测试信号，输入。当CPU执行WAIT指令时，每隔5个时钟周期对 TEST引脚进行一次测试。若为高电平，CPU就仍处于空转状态进行等待，直到TEST引脚变为低电平，CPU结束等待状态，执行下一条指