A5-8086的时序.ppt

8086/88的引脚信号和总线时序 一、8086/88的引脚信号 1、8086/88的引脚排列 2、8086/88的工作模式 最大模式 ： 多CPU工作, MN/MX=0 最小模式 ： 单CPU, MN/MX=+5V 4、基本引脚 AD15-AD0：地址/数据总线 分时复用：减少引脚数量，但在时序上应保证二者严格分开 T1：输出地址 T3-T4：数据输入/输出 A19-A16：地址/状态总线 BHE/S7 数据高8位允许/状态 输出 三态 T1: BHE 高8位允许信号线 BHE往往与A0相组合使用 T2~T3 : S7 8086未用 T1：输出地址 T2-T4：输出CPU的状态信息 PC中未用状态信息 NMI：非屏蔽中断输入 不受IF的影响，无法用软件屏蔽 用于处理某类紧急情况 对应中断类型号为4 INTR：可屏蔽中断输入 若IF=0，则INTR被屏蔽 常用于外设的I/O操作 注意：所有外设将共用该引脚，故对应中断类型号应由外设主动送给CPU RD：存储器或I/O读 READY：由存储器或I/O发来的状态信号 CLK：时钟输入 RESET：复位输入 要求至少维持4个T状态的高电平 当该信号到来时，CPU被初始化，除CS外，其它所有内部寄存器全部被清零 系统复位时，CS被初始化为0FFFFH 该信号可由按键、电源等不同方式产生 MN/MX：最小/最大模式控制输入 最小模式：单CPU 最大模式：多CPU VCC：+5V电源 GND：地 5、最小模式引脚 什么是最小模式？ 系统中只有8086/88一个CPU 所有总线信号均由8086/88产生 WR：存储器或I/O写 M/IO：存储器/IO控制选择 ALE：地址锁存允许输出 用作地址锁存器控制 T1时有效，以便锁存AD7-AD0上输出的地址 DEN：数据允许输出 DT/R：数据收/发控制 系统DB为双向传输，其上可能连接很多的器件 为增加系统DB的驱动能力，可采用总线收发器 DEN：收发器的使能控制 DT/R：控制数据的传送方向 INTA：中断响应输出 对外设INTR中断请求的回答 当响应时，CPU发出两次INTA信号： 第一次：通知外设传送中断类型号 第二次：从DB上获取中断类型号 HOLD：总线保持请求 HLDA：总线保持响应 除CPU可以控制总线外，还可能有其它的模块需要控制总线，如DMA控制器 当其它主控模块要求占用总线时，需利用HOLD向CPU提出总线请求 CPU若能让出总线，则在当前的T4输出HLDA响应，同时使自己的三总线浮空，让出总线 另一主控模块收到HLDA，即可接管总线控制权，同时保持HOLD信号，直到使用总线完毕 CPU不断检查HOLD，当其失效时，表明另一主控模块将归还总线，CPU即可以收回总线的控制权。 DMA:直接存储器访问 如何采集外设的大量数据？ 常规方法：软件 DMA传送：硬件 6、最大模式引脚 什么是最大模式？ 系统中除8086/88外，还有其它的CPU 所有CPU都需要产生自己的总线信号，故只有使用独立的总线控制器来统一管理 需要产生总线的某个CPU向总线控制器提供自己的状态，由总线控制器来最终产生其总线信号 若多个CPU都想产生自己的总线，则需要由独立的总线仲裁器来判断应产生 S0、S1、S2：总线周期状态输出 提供给总线控制器，产生系统总线控制命令 QS0、QS1：指令队列状态输出 在PC机中，提供给8087协处理器 LOCK：总线封锁 以避免其它主控模块占用总线 TEST： 当CPU执行WAIT指令时，将定期测试该引脚状态 若状态为1，则CPU将停止取下一条指令而进入等待状态，重复执行WAIT指令 直至TEST=0时，等待状态结束，CPU继续取下一条指令执行 RQ/GT0、 RQ/GT1：总线请求/允许 类似于最小模式中的HOLD/HLDA 可供其它主控模块向8086/88发送总线使用请求，并返回允许响应 二线均为双向，且有一定优先级 二、8086/88的系统配置 1、最小模式的配置 AB：加锁存 由于AB/DB分时复用，故需对地址信息作锁存，以保证其有效维持到总线周期结束 对8088，只需一片8位锁存器 由ALE作锁存控制信号 DB：加驱动 需采用总线收发器，以增加DB的负载能力 对8088，只需一片8位收发器 由DEN、DT/R对收发器进行控制 CB：CPU直接产生 通常，在最小模式中CB不需驱动 如果需要，也可使用驱动器 8284：时钟发生器，其主要作用为： 产生稳定的CLK 同步外界输入的READY、RESET信号 8284时钟发生器： X1和X2： 输入14.31818MHz晶体振荡信号 经8284内部三分频，输出4.77MHz主频CLK88 CLK88经828