基于FPGA的乒乓式存取高速数据采集通道设计.pdfVIP

第26卷第1期 广西科技大学学报 V01．26No．1 0FGUANGXIUNIVERSl7IY0FSCIENCEAND7IECHNOLOGY Mar．2015 2015年3月 JOURNAL 文章编号2095．7335(2015)01．0043．06DOI：10．16375／j．cnki．cn45一1395A．2015．01．009 基于FPGA的乒乓式存取高速数据采集通道设计 柯宝中 (广西科技大学电气与信息工程学院，广西柳州545006) 摘 Sm～M轮流存储和读取数据的高速数据通道的控制电路，构建实时高速、大容量的数据采集和信息处理系统，有效地 实现DSP处理数据过程中不间断采集数据．论述了乒乓式存取和系统电路的工作原理，FPGA内部各功能模块的设 计，DSP控制FPGA工作模式通过仿真得到总时序控制图，数据采集率达到6MSPS，达到了自动、高速、大容量、实时 采集的目的． 关键词：高速数据采集；乒乓式存取；工作模式；FPGA功能模块；切换 中图分类号：7I睨74．2 文献标志码：A O引言 目前高速实时大容量数据采集系统一般采用微处理器或双CPU控制高速A／D转换将数据传输到大 读取，由于A／D高速转换和频繁读取数据需要中断系统，限制了系统数据采集和数据运算的速度[1。33； 大容量的FIFO作为缓存，控制FIF0在其一端写操作而在另一端读操作，数据在其中顺序移动，达到很高 的传输速度，优点是电路结构比较简单。但FPGA内部逻辑控制非常复杂． Per 型，要求数据采集率达到6MSPS(Sample 的并行执行。这种对两块RAM存储器的乒乓式存取及处理模式能够满足高速度、大容量缓存和实时性的 要求． 1乒乓式存取工作原理 图1是DSP+FPGA的乒乓式存取的系统结构框图． 罹 图1中，高速A／D转换器输人的数据来自于传感器及信誉 号前级调理电路，研制的FPGA的内部电路控制两片 l一 SRAM的数据存储，当一片SRAM存储的数据达到设置 的数据个数时，FPGA向DSP发出中断申请，DsP连续读 取采集的数据并进行预处理。然后传输给上位机． 图1系统结构框图 收稿日期：2014一09一Ol 基金项目：广西科学基金项目(桂科自2014GXNSF从118392)资助． 作者简介：柯宝中，高级工程师，研究方向：智能检测技术及应用，E—mail：kebaozhon96309@舯ail．com． 万方数据 广西科技大学学报 SRAMl。以此周而复始． 为此FPGA设置4种工作模式： 模式1 进行初始化设置。 模式2 并写到RAM2中． 模式3 相连，RAMl地址总线与FPGA内部的地址累加器相连．FPGA控制A／D读数并写到RAMl中． 模式4 悬空状态．SRAMl完全受控于DSP．系统调试时使用该工作模式． DsP控制FPGA的4种工作模式的相互切换．乒乓式存取是在模式2和模式3之间相互切换工作模 数据，直到中断再来，再切换到工作模式2．DSP工作频率为100MHz，比A／D最高采样速度6MHz高近20 SRAM的数据． 过程． SRAMl(61Lvl2816) 2 FPGA的乒乓式存取控制电路设计 _RW_CS—ADDR_DATA f f f {} 2．1 FPGA与外围器件的连接 D讯k蝌 IoSTRB FPGA与外部器件连接的电路图