第4章 VHDL入门.ppt

EDA技术与VHDL 第4章 VHDL 入门 硬件描述语言 ① ABEL-HDL AHDL VHDL VERILOG-HDL ②VHDL是 Very High Speed Integrated Circuit Hardware Description Launguage (超高速集成电路硬件描述语言)的缩写 1、VHDL程序基本结构 VHDL结构例子-1 library ieee; use ieee.std_logic_1164.all; entity nand2 is port( a,b :in std_logic; y :out std_logic); end nand2; architecture nand2_1 of nand2 is begin y=a nand b; end nand2_1; 4.1 简单组合电路的VHDL描述 4.1 简单组合电路的VHDL描述 4.1 简单组合电路的VHDL描述 4.1 简单组合电路的VHDL描述 4.1 简单组合电路的VHDL描述 （1）实体 ENTITY 实体名 IS [GENERIC（常数名：数据类型[：设定值] ）] PORT （列出设计的所有输入/输出信号）； END 实体名； 实体例子 ENTITY cntm16 IS --cntm16为实体名 GENERIC(cntwidth:integer:=4)；--类属表，可选； PORT （ci :IN std_logic； nreset :IN std_logic； --每一句结尾均为； clk :IN std_logic； co :OUT std_logic； qcnt:BUFFER std_logic_vector(cntwidth-1 DOWNTO 0))； END cntm16； 实 体 图 形 实 体 组 成 ①实体名：实体名必须与VHDL的文件名相同。 ②类属参量：常用来规定端口的大小、子元件 的数目及定时特性等 ③端口信号名：端口信号名在实体中必须是唯一。 ④端口模式： IN；OUT； BUFFER； INOUT。 端口类型：定义端口的数据类型。常用有 integer、std_logic和std_logic_vector等。 端 口 模 式 (2)结 构 体 结构体的语法格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句] BEGIN 功能描述语句；--并行处理语句； END 结构体名； --结构体名可以任意，但当一个实体具有多个结构体时，取名不可重复。 结 构 体 例 子 ARCHITECTURE behave OF cntm16 IS BEGIN co=’1’WHEN (qcnt=”1111”AND ci=’1’)ELSE’0’；--并行赋值语句； PROCESS (clk,nreset) BEGIN IF(nreset=’0’)THEN 进程 qcnt=(other=’0’)； ELSIF(clk’event AND clk=’1’) THEN 顺序语句 IF(ci=’1’)THEN qcnt=qcnt+1； END IF； END IF； END PROCESS； END behave; 2 、VHDL语言要素 ⑴标 识 符：用户定义和保留关键字。 ⑵数据对象：信号，变量，常量。 ⑶数据类型：标准类型和用户定义类型。 ⑷运算符：算术；关系；逻辑及连接运算符。 ⑸VHDL的属性：数值类；函数类；范围类属性。 ⑴ 标 识 符 由英文字母“a”到“z”、“A”到“Z”、数字“0”到“9”以及下划线“-”组成。 使用时注意以下几点： ①VHDL不区分大小写； ②标识符一定要以字母开始； ③下划线不能放在结尾；