ch5 时序逻辑电路.ppt

7.电路的逻辑功能 1）电路为七进制加法计数器，其中输出Y为进位位。 2）电路有自启动能力： 111为无效态，能自动返回循环。 （3）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程： 列状态转换图 3、列次态卡诺图 4、求状态方程、驱动方程（1） 4、求状态方程、驱动方程（2） 5、求输出方程（1） 5、求输出方程（2） 3）多位数码接收工作模式 3.中规模集成寄存器 74LS175功能表及说明 2）锁存器 74LS116功能表及说明 c. 集成双向移位寄存器74LS194 74LS194功能表及说明 4、寄存器的应用（1） 二、异步计数器 异步二进制计数器 异步二进制加法计数器 异步二进制减法计数器 异步二进制加/减可逆计数器 异步十进制计数器 异步十进制加法计数器 异步十进制减法计数器 异步十进制加/减可逆计数器 异步N进制计数器 1、异步二进制计数器 异步二进制减法计数器 2、异步十进制计数器 2、异步十进制计数器 P201 集成异步十进制加法计数器-74LS290 功能说明 二、同步计数器 同步二进制计数器 同步二进制加法计数器 同步二进制减法计数器 同步二进制加/减可逆计数器 同步十进制计数器 同步十进制加法计数器 同步十进制减法计数器 同步十进制加/减可逆计数器 同步N进制计数器 P203 1、同步二进制加法计数器 同步二进制减法计数器： 3、可逆计数器 B、双时钟 74LS161 3、同步十进制加法计数器（74160） 2）功能表及说明 4、同步十进制可逆计数器（74LS190） 2）功能表及说明 MN设计举例 A、单时钟 U/D CP CPD CPU 触发器接成T`F 4位同步二进制计数器74161的逻辑图 同步置数， 异步清零。 D3、D2、D1、D0: 预置数据输入端； EP、ET: 计数使能端； CP: 脉冲输入端； C: 进位输出端 RD: 异步清零端； LD: 同步预置数端； 2、中规模集成同步四位二进制加法计数器 （2）逻辑图与管脚 Q0 Q1 Q2 Q3 C 74LS161 ET CP (74161) EP RD D0 D1 D2 D3 LD 计数脉冲输入端 计数状态输出端 进位脉冲输出端 C=Q3Q2Q1Q0 控制端 异步清零端 同步置数控制端 并行输入数据端 功能及原理： （1）异步清零： （2）同步置数： J0=D0 K0= D0 K3= D3 J3= D3 K2= D2 J2= D2 K1= D1 J1= D1 （3）保持： J=K=0, 保持。 RD=0 时， Q0 = Q1 = Q2 = Q3 =0; RD=1， LD=0 时, RD=LD=1，EP ET=0 时, ET EP C D0 D1 D2 D3 Q1 Q2 Q3 Q0 LD RD 74LS161 CP （4）计数： J0 = K0=1 J1 = K1= Q0 J2 = K2= Q0 Q1 J3 = K3= Q0 Q1 Q2 此时，电路为四位二进制同步加计数器。 RD=LD=1，EP = ET=1 时, ET EP C D0 D1 D2 D3 Q1 Q2 Q3 Q0 LD RD 74LS161 CP 74161的功能表： 置0 予置数 保持 保持 计数 X X X X A B C D X X X X X X X X X X X X X X X X X X X L X X L H H X L H H H L H H H H 输 出 Q0 Q1 Q2 Q3 预置数输入 D0 D1 D2 D3 时钟 CP 使能 EP ET 预置 LD 清零 RD ET EP C D0 D1 D2 D3 Q1 Q2 Q3 Q0 LD RD 74LS161 CP 16 15 14 13 12 11 10 1 2 3 4 5 6 7 8 9 QA QD QD QC QB QA QB QC VCC T ET P EP CP A A B B C C D D CLR LOAD RC 串行进 位输出 允许 GND 时钟 清除 输出 数据输入 置入 74LS161 引脚图： 3）四位二进制计数器状态转换图 0000 0001 0 0010 0 0011 0 0100 0 0101 0 0