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第13章　数字系统设计基础 2) 顶层的VHDL源程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY FREQ IS PORT(FSIN：IN STD_LOGIC； CLK：IN STD_LOGIC； DOUT：OUT STD_LOGIC_VECTOR(31 DOWNTO 0))； END ENTITY FREQ； ARCHITECTURE ART OF FREQ IS COMPONENT CNT10 IS --待调用的有时钟使能的十进制计数器端口定义 PORT(CLK，CLR，ENA：IN STD_LOGIC； CQ：OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CARRY_OUT：OUT STD_LOGIC)； END COMPONENT CNT10； COMPONENT REG32B IS --待调用的32位锁存器端口定义 　 ．．． COMPONENT TESTCTL IS --待调用的测频控制信号发生器端口定义 ．．． SIGNAL SE，SC，SL：STD_LOGIC； SIGNAL S1，S2，S3，S4，S5，S6，S7，S7，S8：STD_LOGIC； SIGNAL SD：STD_LOGIC_VECTOR(31 DOWNTO 0)； BEGIN U0：TESTCTL PORT MAP(CLK=CLK，TSTEN=SE， CLR_CNT=SC，LOAD=SL)； U1：CNT10 PORT MAP(CLK=FSIN，CLR=SC，ENA=SE，CQ=SD (3 DOWNTO 0)，ARRY_OUT=S1)； --名字关联 U2：CNT10 PORT MAP(CLK=S1，CLR=SC，ENA=SE，CQ=SD (7 DOWNTO 4)，CARRY_OUT=S2)； U3：CNT10 PORT MAP(S2，SC，SE，SD (11 DOWNTO 8 )，S3)； --位置关联 U4：CNT10 PORT MAP(S3，SC，SE，SD (15 DOWNTO 12)，S4)； U5：CNT10 PORT MAP(S4，SC，SE，SD (19 DOWNTO 16)，S5)； U6：CNT10 PORT MAP(S5，SC，SE，SD (23 DOWNTO 20)，S6)； U7：CNT10 PORT MAP(S6，SC，SE，SD (27 DOWNTO 24)，S7)； U8：CNT10 PORT MAP(S7，SC，SE，SD (31 DOWNTO 28)，S8)； U9：REG32B PORT MAP(LOAD=SL，DIN=SD(31 DOWNTO 0)，DOUT=DOUT)； END ARCHITECTURE ART； 2) 32位锁存器的VHDL源程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY REG32B IS PORT(LOAD：IN STD_LOGIC； DIN：IN STD_LOGIC_VECTOR(31 DOWNTO 0)； DOUT：OUT STD_LOGEC_VECTOR(31 DOWNTO 0))； END ENTITY REG32B； ARCHITECTURE ART OF REG32B IS BEGIN PROCESS ( LOAD， DIN ) IS BEGIN IF LOAD EVENT AND LOAD= 1 THEN DOUT=DIN； --锁存输入数据 END IF； END PROCESS； END ARCHITECTURE ART； 3) 十进制计数器CNT10的设计 此十进制计数器的特殊之处是，有一时钟使能输入端ENA，用于锁定计数值。当高电平时计数允许，低电平时计数禁止。 4) 十进制计数器CNT10的VHDL源程序 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； ENTITY CNT10 IS PORT (CLK：IN STD_LOGIC；--计数时钟信号 CLR：IN STD_LOGIC； --清零信号 ENA：IN STD_LOGI