集成电路实验.ppt

EE141 EE141 集成电路分析与设计 实验一内容 1）反相器的电路仿真 2）Layout的认识 3）反相器Layout设计 4）DRC验证 （Diva） 5）LVS验证 （Dracula） 6) LPE Post Layout Simulation （Dracula） 实验二内容 1）NAND门电路仿真 2）NAND 门电路Layout设计 3）DRC验证 4）LVS验证 5) LPE Post Layout Simulation Wuxi MI 0.5um CMOS Process PMOS N-well P+ (pplus) Island (Active) Poly Metal1 Contact Pdiff Wuxi MI 0.5um CMOS Process NMOS N+ (nplus) Island (Active) Poly Metal1 Contact Ndiff 实验一内容 1）反相器的电路仿真 2）Layout的认识 3）反相器Layout设计 4）DRC验证 5）LVS验证 6) LPE Post Layout Simulation 使用Cadence版图工具Virtuoso设计反相器 1 登陆 用户名：icer 密码：123456 2 检查环境 （1）在icer目录下有display.drf和tech.file两个文件。 （2）有bd07.lvs，bd07.lpe，divaDRC.rul三个文件。这三个文件的位置可以为其他地方，但必须知道其路径。 3 运行Virtuoso （1）打开一个terminal; （2） terminal内运行icfb （3）注意：我是打开terminal，直接运行icfb命令的。 4 建立库和单元 （1）建立一个库 说明：库的名字包含自己的名字和学号的个人信息，以便检 查。 如：李赛男（学号：0806024102），建的库名为LSN02 彭巧君（学号：0806044101 ），建的库名为PQJ01 （2） 建立一个单元 单元名字统一，以便出错时好处理： 反相器单元名：INV 与非门单元名：NAND 开始画INV 开始画之前认识一下整体设计的结果 1 画N-well 2 PMOS 和 NMOS的active区 3 形成poly-si和栅氧化层 4 形成NMOS的源漏的掺杂 5 形成PMOS的源漏的掺杂 6 形成contact孔以及欧姆接触的重掺杂 7 形成金属层 8 金属层标注 至此就完成了反相器Layout的设计，但是设计的Layout是否有问题，还需要检查和验证？下面介绍反相器Layout的DRC, LVS，LPE和Post Layout Simulation。注意其中的验证步骤、方法和设置 DRC , LVS , LPE DRC: Design Rule Check LVS: Layout Versus Schematic LPE: Layout Parasitic Extraction Cadence设计系统介绍 Cadence 概述 Cadence 概述 集成电路发展趋势 Cadence 概述 市场需求以及工艺技术的发展使得设计 复杂度提高，为满足这样的需求，我们 必须掌握最强大的 EDA 工具 Cadence 概述 Cadence 概述 全球最大的 EDA 公司 提供系统级至版图级的全线解决方案 系统庞杂，工具众多，不易入手 除综合外，在系统设计，在前端设计输入和仿真，自动布局布线，版图设计和验证等领域居行业领先地位 具有广泛的应用支持 电子设计工程师必须掌握的工具之一 Cadence 概述 System-Level Design Function Verification Emulation and Acceleration Synthesis/Place-and-Route Analog,RF,and Mixed-Signal Design Physical Verification and Analysis IC Packaging PCB Design 集成电路设计流程 版图设计工具－Virtuoso LE Virtuoso Layout Editor－版图编辑大师 Cadence最精华的部分在哪里 版图设计工具－Virtuoso LE 目标 版图设计工具－Virtuoso LE 主要编辑命令 Un