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武汉大学计算机学院教学实验报告 课程名称 大规模集成电路应用 成 绩 教师签名 实验名称 组合逻辑电路 实验序号 03 实验日期 2011.11.20 姓 名 学 号 专 业 年级-班 实验目的及实验内容 （本次实验所涉及并要求掌握的知识；实验内容；必要的原理分析） 小题分 实验目的： 了解组合逻辑电路的基本功能; 掌握组合逻辑电路的设计方法； 熟悉组合逻辑电路的工作过程。 实验内容： 设计一个四位加法器； 设计二----十进制译码器。 实验原理： 在逻辑电路里面任何时刻的稳定输出仅取决于该时刻的输入，而与过去的输入无关。 算法有IF语句和CASE语句。 3.包含无关条件型的组合逻辑电路设计，多输入函数型的组合逻辑电路设计，和无反变量型的组合逻辑电路设计 实验环境及实验步骤 （本次实验所使用的器件、仪器设备等的情况；具体的实验步骤） 小题分： 实验环境： HK---PLD VI型实验仪； PC机； 通信线。 实验步骤： 了解本次实验的实验原理，然后弄明白实验指导书上的两个实验，一是全加器，一是3-8译码器； 在实验平台上输入书上实验的代码然后对其进行检验，看是否得到正确的实验结果； 在以上代码的基础之上对其进行正确的修改，得到实验任务所要求的一个四位加法器的源代码和一个二--十进制译码器的源代码，并分别在平台上对其进行实现； 实验过程分析 （详细记录实验过程中发生的故障和问题，进行故障分析，说明故障排除的过程及方法。根据具体实验，记录、整理相应的数据表格、绘制曲线、波形等） 小题分： 设计一个四位加法器： 实验源代码如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity adder4 is port ( cin: in std_logic; a , b: in std_logic_vector(3 downto 0); s: out std_logic_vector(3 downto 0); cout: out std_logic ; scan: out std_logic_vector(5 downto 0); led: out std_logic ); end adder4; architecture Behavioral of adder4 is signal sint , aa, bb : std_logic_vector( 4 downto 0 ); begin led=0; scan=111111; aa=0a ; bb=0b ; sint=aa+bb+cin ; s=sint(3 downto 0); cout=sint(4); end Behavioral; 端口连接如下： NET LED LOC = P96; NET SCAN(0) LOC = P89; NET SCAN(1) LOC = P94; NET SCAN(2) LOC = P97; NET SCAN(3) LOC = P100; NET SCAN(4) LOC = P99; NET SCAN(5) LOC = P101; NET COUT LOC = P112; NET S(0) LOC = P87; NET S(1) LOC = P88; NET S(2)“ LOC = p90 NET S(3) LOC = P95; NET a(0) LOC = P123; NET a(1)“ LOC = p122’ NET a(2) LOC = P121; NET a(3) LOC = P120; NET b(0)“ LOC = p138 NET b(1)“ LOC = p134 NET b(2)“ LOC = p133 NET b(3)“ LOC = p127 NET cin“ LOC = p140” 二.设计二---十进制译码器 实验代码如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity 38yima is port(a0,a1,a2,a3,s1,s2,s3:in bit; led:out std_logic; scan:out std_logic_vector(5 downto 0); y0,y1,y2,y3,y4,y5,y6,y7:ou