原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
实验一 组合逻辑3-8译码器的设计一、实验目的：
1、通过3－8译码器的设计，让学生掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步了解可编程器件设计的全过程。二、实验步骤：1、打开QuartusII软件。
2、选择路径。选择File/New Project Wizard，指定工作目录,指定工程和顶层设计实体称；注意：工作目录名不能有中文。
3、添加设计文件。将设计文件加入工程中。单击“Next”，如果有已经建立好的VHDL或者原理图等文件可以在File name中选择路径然后添加，或者选择Add All添加所有可以添加的设计文件（.VHDL ,.Verilog原理图等）。如果没有直接点击“Next”，等建立好工程后再添加也可，这里我们暂不添加。
4、选择FPGA器件。Family选择Cyclone II，Available device选EP2C35F484C8,Packge选择Any，Pin Count 选择484，Speed grade选择Any；点击“Next”。
5、选择外部综合器、仿真器和时序分析器。Quartus II支持外部工具，可通过选中来指定工具的路径。这里我们不做选择，默认使用Quartus II自带的工具。
6、结束设置。单击“Next”，弹出“工程设置统计”窗口，上面列出了工程的相关设置情况。最后单击“Finish”，结束工程设置。
7、建立原理图文件。如果在建立工程时没有添加设计文件，这时可以新建文件再添加。也可通过选择Project/ Add/Remove Files In Project来添加外部文件。
8、添加文件到工程中。点击“OK”，并选择File/Save As，选择和工程相同的文件名。点击“保存”，文件就被添加进工程当中。
9、原理图建立完毕。这时，可以开始在原理图上进行设计了。
提示：用户可以在打开Quartus II后直接建立原理图或者VHDL文件，选择Save As，系统会提示是否要保存为工程文件，选择建立工程文件，也可进入工程文件建立流程。
10、添加器件。按照3-8译码器的电路图添加器件并连线。可以看到在下图中，左下角处已添加4位功能选择位，设置状态为0001，即16位拨码开关接到16位数据总线上。
11、预编译。选择Processing/Start/Start AnalysisSynthesis，进行综合。
12、添加管脚信息。当综合完成后，网表信息才会生成。选择Assignments/Assignment Editor在Edit中选择Node Fider，在Node Fider中选择List显示所有节点信息，然后全部选中。
13、为每个节点分配引脚。
EP1C12器件
EP2C35器件14、全局编译。
15、下载。下载可以选择JTAG方式和AS方式（JTAG下载方式把文件直接下载到FPGA里面，AS下载方式把文件下载到配置芯片里面，因此可以掉电存储）。选择Tool/Programmer，选择JTAG下载方式，选择Add File，添加.sof文件（AS下载选择.pof文件）并选中Program/Configure,点击“Start”后开始下载。第一次使用下载时，首先点击“Hardware Setup...”，打开Hardware Setup对话框，然后点击Add Hardware，选择ByteBlasterII后单击”Select Hardware”，选择下载形式为ByteBlasterII。
三、功能仿真验证
在下载程序之前可以利用Quartus II的强大功能，对所设计的工程进行功能仿真验证或时序仿真验证。
从菜单File-New中选择创建Vector Waveform File, 如下图所示。
在新的波形文件中选入需要验证的引脚，通过在左边窗栏理点击鼠标右键，选Insert Node or Bus .. , 在打开的对话框中点击List, 选择所要观察的信号引脚，设置引脚的信号值， 如下图所示。点击保存Save.
在Settings对话框中，选中Simulator Settings选择页，设置Function类型仿真，并将新创建的波形文件当作仿真输入，如下图所示：
设置完毕之后，点击Processing -Generate Functional Simulator NetList, 生产网表文件之后，点击Start Simulator，进行功能仿真，然后验证逻辑功能是否正确。四、实验接线及说明A、B、C、G1、G2AN、G2BN分别对应实验箱底板SW1—SW6
Y0N—Y7N分别对应实验箱底板IO9—IO16
用导线将IO9—IO16与8位LED L1—L8相连，LED为电平点亮控制拨码开关SW1—SW6，观察L
文档评论（0）