6位十进制频率计实践报告.docVIP

六位十进制频率计 引言 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更加重要。数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。设计一个简易的6位十进制频率计在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字式频率计的测量原理有两类：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法即测周期法，如周期测频法。直接测频法适用于高频信号的频率测量，通常采用计数器、数据锁存器及控制电路实现，并通过改变计数器阀门的时间长短在达到不同的测量精度；间接测频法适用于低频信号的频率测量本设计中使用的就是直接测频法，即用计数器在计算1S内输入信号周期的个数 频率计的层次化设计方案 分频模块 由于KHF—3型实验箱上基准时钟信号没有1Hz的频率，本设计采用10MHz的频率，首先通过设计一个10分频的电路，然后将七个10分频电路级联就可以将10MHz的方波信号变为1Hz的方波信号。 10分频电路的源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity clk_div is port(clk:in std_logic; clk_div10:out std_logic); end; architecture one of clk_div is signal count:std_logic_vector(2 downto 0); signal clk_temp:std_logic; begin process(clk) begin if(clkevent and clk=1) then if (count=100)then count=(others=0); clk_temp=not clk_temp; else count=count+1; end if; end if; end process; clk_div10=clk_temp; end; 设计完一个10分频电路后，采用元器件例化将七个10分频级联，源程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity clk_div_10m is port(clk1:in std_logic; clk_div10m:out std_logic); end; architecture atr3 of clk_div_10m is component clk_div is port(clk:in std_logic; clk_div10:out std_logic); end component; signal s1,s2,s3,s4,s5,s6:std_logic; begin u1:clk_div port map(clk=clk1,clk_div10=s1); u2:clk_div port map(clk=s1,clk_div10=s2); u3:clk_div port map(clk=s2,clk_div10=s3); u4:clk_div port map(clk=s3,clk_div10=s4); u5:clk_div port map(clk=s4,clk_div10=s5); u6:clk_div port map(clk=s5,clk_div10=s6); u7:clk_div port map(clk=s6,clk_div10=clk