CPLD实验报告扫描驱动显示电路设计.docVIP

内蒙古工业大学信息工程学院 实 验 报 告 课程名称： 实验名称： 实验类型： 验证性□ 综合性□ 设计性实验室名称： 班级： 学号：姓名： 组别： 同组人： 成绩： 实验日期：  预习报告成绩： 指导教师审核（签名）： 年 月 日 预习报告 一、实验目的 1． 了解实验箱中8 位七段数码管显示模块的工作原理。 2． 熟悉VHDL 硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。 3． 掌握利用CPLD/FPGA 设计8 位七段数码管扫描显示驱动电路的方法。 二、实验设备 1． 计算机（配置为：P4 CPU 128M 内存）； 2． MAX+plus Ⅱ开发工具软件； 3． EL 教学实验箱； 4． 万用表； 5． DS 5022M 型双踪数字示波器； 三、扫描原理 为了减少8 位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。 即8 位数码管的七段译码输入（a,b,c,d,e,f,g） 是并联在一起的，而每一个数码管是通过一个 位选择sel[2..0]来选定的。sel 与数码管之间是一3-8 译码的关系，即sel 为“000” 时，选中 第一个数码管，sel 为“111” 时，选中第八个数码管。 四、设计任务 本实验要求在给定子模块程序的基础上，画出设计原理图。自行编写顶层模块程序，完 成扫描显示驱动电路的设计，实现在8 个数码管上轮流显示字符0－F 的功能。 五、设计要求 1．要求在Max+plusⅡ平台上用VHDL语言编写顶层模块程序，调试、仿真成功后，下 载至ALTER EPM7128SLC84-15 芯片，再利用外接电路实现以上设计功能。 2．扫描驱动显示电路有2 个输入端（clk,reset）,14 个输出端（a,b,c,d,e,f,g） 和（y0,y1,y2,y3,y4,y5,y6,y7）,全部为TTL 电平，管脚分配任意，如下图所示。 3．根据芯片特点，管脚分配时将时钟信号分配给83 脚，复位信号分配给1 脚，使能信 号分配给84 脚。 六、实验报告要求 1． 给出设计源程序、仿真结果、说明设计思路。 2． 改变输入时钟信号的频率，观察实验结果如何改变。 3．字符扫描显示亮度与扫描频率的关系，且让人眼感觉不出闪烁现象的最低扫描频率 是多少？ 实验报告成绩： 指导教师审核（签名）： 年 月 日 实验报告 一、实验目的 1． 了解实验箱中8 位七段数码管显示模块的工作原理。 2． 熟悉VHDL 硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。 3． 掌握利用CPLD/FPGA 设计8 位七段数码管扫描显示驱动电路的方法。 二、实验设备 1． 计算机（配置为：P4 CPU 128M 内存）； 2． MAX+plus Ⅱ开发工具软件； 3． EL 教学实验箱； 4． 万用表； 5． DS 5022M 型双踪数字示波器； 三、扫描原理 为了减少8 位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。 即8 位数码管的七段译码输入（a,b,c,d,e,f,g） 是并联在一起的，而每一个数码管是通过一个 位选择sel[2..0]来选定的。sel 与数码管之间是一3-8 译码的关系，即sel 为“000” 时，选中 第一个数码管，sel 为“111” 时，选中第八个数码管。 实验结果分析： 程序代码： library ieee; use ieee.std_logic_1164.all; entity disp is port(clk,reset: in std_logic; a,b,c,d,e,f,g: out std_logic; y: out std_logic_vector(2 downto 0)); end disp; architecture beha of disp is component counter16 port(clk,clr: in std_logic; count: out std_logic_vector(3 downto 0)); end component; component decdisp port(datain: in std_logic_vector(3 downto 0); a,b,c,d,e,f,g: out std_logic); end co