ispLEVER中Verilog设计详解.pdfVIP

ispLEVER 工具中Verilog 语言的设计方法 ispLEVER 是Lattice 公司最新推出的一套EDA 软件。设计输入可采用原理图、 硬件描述语言、混合输入三种方式能对所设计的数字电子系统进行功能仿真和时序 仿真。编译器是此软件的核心，能进行逻辑优化，将逻辑映射到器件中去自动完成 布局与布线并生成编程所需要的熔丝图文件。这次实验采用Verilog HDL 硬件描述语 言。下面是使用该软件进行编程，生成.jed 熔丝图文件的详细步骤。 1.运行程序 开始-所有程序-Lattice Semiconductor=ispLEVER 2. 新建工程 在ispLEVER System Project Navigator 主窗口中按File=New Project 菜单建立一个 新的工程文件。此时会弹出如下图所示的对话框。请注意在该对话框中的Project Type 栏 中必须根据设计类型选择相应的工程文件的类型。本例中是Verilog 设计，输入则选择 Verilog HDL 类型。点击保存。 将该工程文件存盘为demo.syn。 3. 新建Verilog HDL 文件 在ispLEVER System Project Navigator 主窗口中选择Source=New 菜单在弹出