第12讲 设计的优化.pptVIP

10.1 设计的可综合性 从以前的知识当中，我们可以知道Verilog语言既 支持电路的设计综合，也支持电路的模拟仿真。可综 合指的是所设计的指令和代码能转化为具体的电路网 表（Netlist）结构。在用具体器件（如FPGA/CPLD） 器件实现的设计中，综合就是将Verilog语言描述的 行为级或功能级电路模型转化为RTL级功能块或门级 电路网表的过程。图10.1是综合过程的示意图。 RTL级综合后得到由功能块（如触发器、算术逻辑单元、数 据选择器等）构成的电路结构，逻辑优化器以用户设定的面积 和定时约束为目标优化电路网表，针对目标工艺产生优化后的 电路门级网表结构。Verilog语言中没有专门的寄存器和锁存器 元件，因此不同的综合器会根据不同的机制来实现寄存器和锁 存器，不同的综合器有自己独特的电路建模方式。 Verilog语言的基本元素和硬件电路的基本元件之间存在着对 应关系，综合器使用某种映射机制或者构造机制将Verilog元素 变为具体的硬件电路元件。 在进行可综合的设计时，应注意以下一些要点： （1）不使用初始化语句；不使用带有延时的描述； 不使用循环次数不确定的循环语句，如forever、 while等。 （2）应尽量采用同步方式设计电路。 （3）除非是关键路径的设计，一般不采用调用门级 元件来描述设计的方法，建议采用行为语句