第讲CPLD与FPGA.pptVIP

主要内容： 复杂可编程逻辑器件简介 用CPLD/FPGA能做什么？ CPLD/FPGA 的主要特点 CPLD/FPGA的命名 组成： 逻辑阵列块（LAB）、 宏单元、 扩展乘积项（共享和并联）、 可编程连线阵列和I/O控制块等五部分。 1)逻辑阵列块（LAB) LAB由16个宏单元组成，多个LAB通过可编程连线阵列(PIA)和全局总线连接在一起。 2）宏单元 MAX7000A的宏单元组成： 逻辑阵列 乘积项选择矩阵 可编程寄存器 3）扩展乘积项 对于更复杂的逻辑函数需要附加乘积项，可以利用另外一个宏单元，也允许利用扩展乘积项，作为附加的乘积项直接输送到LAB的宏单元中。 两种扩展乘积项可以用来补充宏单元的逻辑资源 （1）共享扩展项，反馈到逻辑阵列的反向乘积项 （2）并联扩展项，来自临近宏单元中的乘积项 共享扩展乘积项（Shareable Expanders） 并联扩展乘积项（Parallel Expanders） 4）可编程连线阵列 通过可编程连线阵列可将各LAB互连构成所需逻辑。 5）I/O控制块 可控制I/O引脚单独配置为输入、输出、双向工作模式 FPGA原理：查找表 采用查找表结构的PLD称为FPGA 如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。 当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 LUT的工作过程 用户通过原理图或HDL语言描述了一个逻辑电路 CPLD/FPGA开发软件计算逻辑电路的所有可能的结果（代码），并把结果事先写入RAM 输入一个信号进行逻辑运算 就等于 输入一个地址进行查表，找出地址对应的内容，然后输出即可。 四输入的LUT结构 三输入变量的LUT结构 示例 典型FPGA器件－FLEX10K系列器件 FLEX10K系列是工业界第一种嵌入式的PLD器件，是高密度阵列嵌入式可编程逻辑器件。它的结构类似于嵌入式门阵列，但与之不同的是，它是可编程的，在调试时，给设计者提供了重复设计改变过程中对嵌入式宏函数和一般逻辑的完全控制。 FLEX 10K 的结构图 LE结构图 1)进位链（Carry Chain ） 进位链提供LE之间非常快的（小于0.2ns）超前进位功能。进位信号通过超前进位链从低序号LE向高序号位进位，同时进位到LUT和进位链的下一级。 这种结构特性使得FLEX10K器件能够实现高速计数器、加法器和任意宽度的比较器功能。 利用级联链,FLEX10K结构可以实现扇入很多的逻辑功能。通过相邻的LUT并行计算逻辑功能的各个部分,再用级联链将这些中间值串接起来。 级联链可使用“与”逻辑或“或”逻辑来连接相邻的LE的输出。每增加一个LE,逻辑的有效输入宽度增加四个,而延时增加约0.6ns。 EAB（Embedded Array Block） EAB的位置和作用 位置：EAB在PLD器件的I/O端口附近，不是位于PLD器件的中间 作用： 用作ROM,RAM,FIFO等各种类型存储器 实现计数器，地址译码器，硬件乘法器等 多个EAB可组合，以满足更大规模的应用 CPLD与FPGA的相同点 CPLD与FPGA的不同点 CPLD与FPGA的区别 (3)CPLD中有专门的布线区和许多块，无论实现什么样的逻辑功能或采用怎样的布线方式，引脚至引脚间的信号延时几乎是固定的，与逻辑设计无关。这种特性使得设计调试比较简单，逻辑设计中的毛刺现象比较容易处理，廉价的CPLD就能获得比较高速的性能。 (4)开发CPLD的EDA软件比较容易得到，如MAX+plus就可以免费获得。 (5)CPLD的结构大多为E2PROM或FLASH ROM形式，编程后即可固定下载的逻辑功能。使用方便，电路简单。 对于大规模的逻辑设计、ASIC设计或单片系统设计，则多采用FPGA。从逻辑规模上讲,FPGA覆盖了大中规模范围，逻辑门数从5干门至两百万门。 PLD器件的配置与编程 何谓配置和编程？ 将VHDL代码形成的文件写入PLD器件的过程 配置（con