Synopsys实验系列_数字电路仿真_VCS.ppt

Synopsys 实验系列3_数字电路仿真_VCS ——Verilog Compile Simulator 大纲 VCS （Verilog Compile Simulator） 1、编译型的Verilog模拟器 2、支持OVI标准的Verilog HDL语言、PLI和SDF 3、具有目前行业中最高的模拟性能 4、出色的内存管理能力 5、支持千万门级的ASIC设计 VCS （Verilog Compile Simulator） Synopsys Complete SoC Verification Solution RTL级模拟仿真流程 门级模拟仿真流程 VCS Compiler generates optimized executable simulation Simulator 1）Executes user testbench 2）Reports simulation results Debugger 1）Text-based: Command Line Interface (CLI) 2） GUI-based: VirSim and DVE VCS中的帮助文档 VCS中的帮助文档 VCS仿真流程 Compile Verilog source into an executable simulation % vcs design.v Run executable simv to perform simulation % ./simv Debug Verilog design VCS仿真流程 sources_files 源程序 -R ： executes simulation binary immediately after compilation -Xman=4 ： combines all source files into a single file “tokens.v” VCS仿真流程 VCS仿真流程 % ./simv [run_time_options] run_time_options -s： stops simulation at time 0 VCS仿真流程 VCS仿真流程 VCS仿真流程 VCS仿真流程 VCS Debugging Verilog System Task calls $display、$monitor、$time、$stop、$finish VCS CLI（command line interface） VCS VirSim VCS DVE Invoke CLI Invoke CLI CLI的一些命令 CLI下的简单示例 CLI下的简单示例 CLI下的简单示例 Debug a Verilog design using VirSim VirSim概况： 是基于 OSF/Motif 的图形化仿真调试系统 利用 Virsim与 VCS交互式的工作方式可以在模拟的过程中显示仿真结果 结果可以存到一种叫做 VCD+的文件中 支持三种基本的调试方式：波形、结构和代码 支持标准 Verilog 的所有函数、语法、系统调用和编程语言接口 VirSim两种运行方式 Interactive mode （交互模式） 允许实时的控制仿真的进行，允许在模拟的过程中改变寄存器的值或者设置，这些改变会实时地影响到模拟的结果。 VirSim两种运行方式 Post-processing mode（后台处理方式） 先输出用户指定选择的信号及其变化过程到一个文件中，然后可以用 VirSim来分析这个文件。该文件是 VCD+类型的，VCD+文件是一种二进制的格式，里面记录了 VCS模拟的结果，和信号的变化历史等信息。 交互式调用Virsim（方法一） 交互式调用Virsim（法二） VirSim的调用 Debug a Verilog design using VirSim Virsim界面和功能介绍 交互式窗口界面 断点的分类 硬断点：是调用了 verilog 的系统函数$stop 的这类断点 软断点：是在交互环境中用 tbreak 命令产生的断点 信号变化断点：是在模拟过程中定义了敏感信号，当这个信号一旦有变化，就会中断模拟过程 层次窗口界面 层次窗口界面 层次结构，可以表示出来的有：模块、任务、函数、有名块、信号、寄存器、线网、输入输出等。 拖动到其他的窗口 波形窗口界面 源程序窗口界面 源程序窗口界面 源程序窗口界面 单步运行 设置断点 寄存器窗口界面 寄存器窗口界面 按下红色按钮，就会