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第十章 可编程逻辑器件 44引脚PLCC封装图 ispLSI/pLSI 1016 44引脚PLCC封装引脚图 GLB ispLSI1016的结构图 图10.8.4 ispLSI1016的结构图 2.通用逻辑块GLB(Generic Logic Block) (1)组成 (2)组态 ①与阵列 ②乘积项共享阵列 ③4输出逻辑宏单元 ④控制逻辑 ①标准组态 ②高速直通组态 ③异或逻辑组态 ④单乘积项组态 ⑤多模式组态 3.集总布线区GRP(Global Routing Pool) 4.输出布线区ORP(Output Routing Pool) 5.输入/输出单元IOC(Input Output Cell) 6.时钟分配网络CDN(Clock Distribution Network) 7.大块(Mega block)结构 图10.8.5 GLB的结构 专用输入 (a)标准组态 (b)高速直通组态 (c)异或逻辑组态 (d)单乘积项组态 (e)多模式组态 图10.8.6 GLB的几种组态 乘积项共享阵列 图10.8.7 ORP逻辑图 图10.8.8 跨越ORP连接方式 * * * * * 第七节 现场可编程门阵列FPGA 一、FPGA的基本结构 二、CLB和IOB 1.XC2000系列的CLB (1) 组合逻辑电路 (2) 存储电路 (3) 控制电路 2.XC2000系列的IOB 三、IR 1.金属线 2.开关矩阵(SM：Switching Matrices) 3.可编程连接点(PIP：Programmable Interconnect Points) 第八节 在系统可编程逻辑器件ISP-PLD 一、低密度ISP-PLD 1.组成 2.工作方式 二、高密度ISP-PLD 1.组成 (1)通用逻辑块GLB (2)集总布线区GRP (3)输出布线区ORP (4)输入/输出单元IOC (5)时钟分配网络CDN 2.通用逻辑块GLB(Generic Logic Block) (1)组成 ①与阵列 ②乘积项共享阵列 ③4输出逻辑宏单元 ④控制逻辑 (2)组态 ①标准组态 ②高速直通组态 ③异或逻辑组态 ④单乘积项组态 ⑤多模式组态 3.集总布线区GRP(Global Routing Pool) 4.输出布线区ORP(Output Routing Pool) 5.输入/输出单元IOC(Input Output Cell) 6.时钟分配网络CDN(Clock Distribution Network) 7.大块(Mega block)结构 第七节 现场可编程门阵列FPGA 一、FPGA的基本结构 1.CLB： 2.IOB: 分布于芯片中央，实现规模不大的组合、 时序电路。 分布于芯片四周，实现内部逻辑电路与 芯片外部引脚的连接。 3.IR： 包括不同类型的金属线、可编程的开关 矩阵、可编程的连接点。 4.SRAM: 存放编程数据。 图 10.7.2 FPGA内SRAM单元 Q Q T 读/写 数据 组态控制 图 10.7.1 FPGA的基本结构框图 二、CLB和IOB 1.XC2000系列的CLB (1) 组合逻辑电路 ①工作方式 ②激励信号 ③时钟信号 CLK(同步)，或C、G(异步)。 (2) 存储电路 (3) 控制电路 图10.7.3 XC2000系列的CLB电路 四变量的任意函数 F G A B C D Q (a) 四变量任意函数 (b) 2个三变量任意函数 三变量的任意函数 F G A B C D Q 三变量的任意函数 A B C D Q 图10.7.4 CLB中组合逻辑电路的3种组态 (c) 五变量任意函数 三变量的任意函数 F G A B C D Q 三变量的任意函数 A C D Q M U X (动态选择两个三变量函数) 例 用查询表方式实现2输入(A、B)，2输出(G、F)的组合逻辑电路。 图10.7.5 两变量通用逻辑模块的原理图 表10.7.1两变量通用逻辑模块的真值表 0 ( C3 ) 1 1 1 ( C0 ) 1 0 1 ( C1 ) 0 1 0 ( C2 ) 0 0 F A B 输 出 输 入 2.XC2000系列的IOB 图10.7.6 XC2000系列的IOB 三、IR 1.金属线 (1)通用互连( General-Purpose Interconnect ) (2)直接互连(Direct Interconnect) (3)长线(Long Line) 2.开关矩阵(SM：Switching Matrices) 3.可编程连接点(PIP：Programmable Interconnect Points) 图10.7.7