用VivadoHLS实现低latency 除法器.doc

用Vivado-HLS实现低latency 除法器 George Wang – Xilinx DSP Specialist Table of Contents 1 Vivado HLS 简介 3 2 创建一个Vivado-HLS工程 4 2.1 打开Vivado HLS GUI 4 2.2 创建新工程 5 2.3 添加源文件 6 2.4 添加测试文件 8 2.5 创建solution 10 3 C Validation 12 4 C Synthesis 13 5 Explore 不同新的Solution 15 Vivado HLS 简介 Xilinx Vivado High-Level Synthesis (HLS) 工具将 C, C++,或者 SystemC 设计规范，算法转成 Register Transfer Level （RTL）实现，可综合到Xilinx FPGA。 将DSP算法快速转到RTL FPGA 实现 将C 至 RTL时间缩短 4 倍 基于 C 语言的验证时间缩短100倍 RTL 仿真时间缩短 3 倍 创建一个Vivado-HLS工程 打开Vivado HLS GUI 双击桌面上Vivado HLS GUI 图标， 或从Start All Programs Vivado version Vivado HLS GUI 打开GUI之后，Vivado-HLS welcome界面如下所示： 创建新工程 在 Welcome Page, 选择Create New Project 添加源文件 指定顶层需要综合的源文件名,并添加文件. 本除法器设计采用移位算法 #include radix2div.h quotient_t radix2div ( dividend_t dividend, // (numerator) divisor_t divisor, // (denominator) remainder_t *remainder // ) { #pragma AP latency max=3 #pragma AP pipeline quotient_i_t quo, y; // quo+1 bits unsigned subtract_t sub_out, rem_r; // divisor+1 bits signed boolean_t last_bit, next_bit; loop_cnt_t i; /////////////////////////////////////////////// last_bit = 0; rem_r = 0; if (LOOP_MAX 32) quo = 0ULL; else quo = 0; ////////////////////////////////////////////////// div_booth_label0: for (i = 0; i LOOP_MAX; i = i+1) { // concurrent blocks sub_out = rem_r - divisor; y = dividend 1 (LOOP_MAX-i-2); if ( y == 0 ) next_bit = 0; else next_bit = 1; if (sub_out 0) { // remainder - denominator is negative quo = quo 1; if (i != LOOP_MAX-1) { rem_r = rem_r 1; rem_r = rem_r | next_bit; } } else { // remainder - denominator is positive quo = quo 1; quo = quo | 1; if (i != LOOP_MAX-1) { rem_r = sub_out 1; rem_r = rem_r | next_bit; } else rem_r = sub_out; } } // end for *remainder = rem_r; return quo; } 添加测试文件 添加测试文件. #include stdio.h