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同步七进制加法计数器——数字电子技术_.doc
目 录
1 课程设计的目的 1
2 计数器设计的总体框图 1
3 计数器设计过程 1
3.1根据题意可画出该计数器状态图： 1
3.2选择触发器，求时钟方程，画出卡诺图： 1
3.3根据卡诺图写出状态方程： 3
3.4求驱动方程： 3
3.5检查电路能否自启动： 4
4 173进制加法计数器 4
4.1写出和的二进制代码 4
5 设计的逻辑电路图 4
5.1同步七进制加法计数器 4
5.2 173进制加法计数器 5
6 设计的芯片原理图 6
6 实验仪器 7
7 总结与体会 7
参考文献 8
1 课程设计的目的
1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。
2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。
3.检测自己的数字电子技术掌握能力。
2 计数器设计的总体框图
下图为同步七进制加法计数器示意框图
图 1
3 计数器设计过程
3.1根据题意可画出该计数器状态图：
111 001 010 011
110 101 100
图 3.1
3.2选择触发器，求时钟方程，画出卡诺图：
a.触发器：JK边沿触发器三个
b.时钟方程：由于是同步计数器，故CP0=CP1=CP2= CP
c.卡诺图如下：
七进制同步加法计数器次态卡诺图：
QQ
xxx 010 100 011 101 110 001 111 Q 00 01 11 10
0
1
图 3.2
次态的卡诺图
QQ
x 0 1 0 1 1 0 1 Q 00 01 11 10
0
1
图 3.3
次态的卡诺图
QQ
x 1 0 1 0 1 0 1 Q 00 01 11 10
0
1
图 3.4
次态 的卡诺图
QQ
x 0 0 1 1 0 1 1 Q 00 01 11 10
0
1
图 3.5
3.3根据卡诺图写出状态方程：
状态方程：
3.4求驱动方程：
JK触发器特性方程为：
由此可以得出驱动方程：
3.5检查电路能否自启动：
将无效态（111）代入状态方程、输出方程进行计算，
000 001
,结果为有效态，故能自启动,其状态图为：
111 001 010 011
110 101 100
图3.6
4 173进制加法计数器
4.1写出和的二进制代码
5 设计的逻辑电路图
5.1同步七进制加法计数器
图5.1
5.2 173进制加法计数器
图5.2
6 设计的芯片原理图
图6.1
图中为JK边沿触发器（下降沿）的引脚标号图，脉冲信号从图中1CLK和2CLK输入，PR、CLR分别为异步清零端和异步置数端。即当PR端输入高电平而CLR端输入低电平时，Q的次态被异步置为0；当PR端输入低电平而CLR端输入高电平时，Q的次态被异步置为1。
其输出特性为 ，，则J=1，K=0时，输出Q的次态被同步置1；J=0，K=1时，输出Q的次态被同步置为0；J=0。,K=0时，Q的次态和现态一致，保持状态；时，Q的次态和现态状态相反，翻转。
图 6.2 图 6.3
上图中1,2为集成芯片中的两个与非门
图 6.4
图19为两输入与门
6 实验仪器
集成芯片：74LS112芯片
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