EDA实验报告———复杂组合逻辑电路的设计.docVIP

EDA技术实验报告 EDA技术实复杂组合逻辑电路的设计本次试验利用Verilog 硬件语言设计一个数字频率计 电路，掌握采用顶层原理图设计复杂的数字逻辑电路的方法，熟悉原 理图的仿真和信号的检测方法。 Quartus II 7.0中： 1、利用Verilog 硬件语言，参考提供的源程序，设计一个带使能端、 清零端输入和进位输出端的十进制计数器； 2、利用Verilog 硬件语言，参考提供的源程序，设计一个数字频率 计控制电路，包含计数器使能信号输出、锁存信号输出和计数器 清除信号输出； 3、利用Verilog 硬件语言，参考提供的源程序，设计一个四位二进 制锁存器； 4、利用原理图编辑方法，将以上设计好的电路模块进行连接，构成一个数字频率计电路。 十进制计数器源程序： module cont10(clk,clr,en,c,q); input clk,clr,en; output c,q; reg c; reg [3:0] q; always @(posedge clr or posedge clk) if (clr) q=0; else if(en) if(q==9) begin q=0; c=1; end else begin q=q+1; c=0; end endmodule 频率计信号控制源程序：module t_cont(clk_1hz,en,set,clr); input clk_1hz; output en,set,clr; reg en; wire set,clr; reg en_temp; always @(posedge clk_1hz) en=!en; always @(negedge clk_1hz) en_temp=en; assign set=!en en_temp; assign clr=!(en|en_temp); endmodule 位锁存器源程序 ： module reg4(set,dain,daout); input set; input [3:0] dain; output [3:0] daout; wire set; reg [3:0] daout; always @(posedge set) daout=dain; endmodul 讨论、总结 1、通过本次实验加深了对Quartus II软件认识，掌握了从建立一个工程到建立底层、顶层文件、电路图仿真、管脚分配、波形仿真等一系列的知识技能。 、基本掌握了设计一个复杂组合逻辑电路的设计。 桂林电子科技大学信息与通信学院 信息对抗系