基于ADSP21992的三维感应测井信号发生器的设计.pdfVIP

》》 设计应用 基于FPGA和PLL的DBPL信号解码系统的设计 电子科技大学电子工程学院 黄小东 习友宝 古天祥 DBPL信号是铁路系统中的列车运行控制信号。设计了一种解码电路，将频率为564.48kHz的DBPL信号分离出来，利用FPGA和锁相环对DBPL信号进行解码， 【摘要】 得到DBPL信号的测频信号和原码，并送到单片机进行测频和解析。 DBPL解码；FPGA；锁相环 【关键词】 1.引言 3.解码电路的FPGA设计与实现 (1) DBPL码，即差分双相调制(Different- FGPA实现采用Altera公司的EP2C8，采 ial Bi-Phase-Level)码[1]，是绝对双相码 在这里，PLL用于将输入信号进行倍 用Verilog HDL编程，在Quartus II环境下调 经过差分变换相对于非归零(NRZ)码的编 频，得到18.063MHz的时钟信号，具体实现 试、实现，并调用用Modelsim进行仿真[7]。 码。作为中国铁路运行控制系统(CTCS)中的 如图3所示。 解码电路的设计框图如图4所示，主要包括 重要信号[1]，包含了列车运行所需的控制信 由于DBPL信号是非均匀信号，为了得 边沿检测、延迟单元、逻辑电平发生、复位 息，频率为564.48kHz。 到便于PLL处理的信号，采用单稳多谐振荡 和分频等几个部分。 DBPL信号的编码原理[1-2]如图1所示， 器74HC221对其脉宽进行调理，得到占空比 边沿检测模块检测DBPL信号上升沿和 首先将信号按照其内部相位的变化分成两 为50%左右的信号作为PLL的输入信号，R16 下降沿，得到上升沿和下降沿检测信号S1和 类[1-2]，从‘+1’到‘-1’变化的状态为 和C6决定输出信号的占空比，定义为： S2，作为延迟单元的输入信号；延迟单元的 ‘A’，从‘-1’到‘+1’变化的状态为 T R16=×C 6×ln 2 (2) 延迟时钟由18.063MHz的信