CycloneIII PLL的动态相位调整方法.pdfVIP

该文章版权归smarteebit 所有。若有疑问，请联系songmin2@ CycloneIII PLL 的动态相位调整方法 【摘要】 对CycloneIII 器件片内PLL 的动态相位调整方法作介绍。 【关键词】 FPGA ，CycloneIII，PLL ，动态相位调整 CycloneIII 支持对其片内PLL 的动态配置，包括频率、ICP、环路滤波参数、动态相位调整等。本 文针对动态相位调整（Dynamic Phase Shifting）作介绍。动态相位调整的功能可以在生成PLL 的core 时勾选上，此时QuartusII 会自动在模块上增加如下端口： 其中，PHASECOUNTERSELECT 的真值表如下。假设我们要配置的输出是 C1 ，则 PHASECOUNTERSELECT 的配置值应该是011 。 动态相位调整的时序如图1所示： 1 该文章版权归smarteebit 所有。若有疑问，请联系songmin2@ 图1 PLL Dynamic Phase Shift PHASESTEP 信号用于使能动态相位调整，高有效。它在SCANCLK 的下降沿锁存，有效后至少 要保持 2 个 SCANCLK 周期。在 PHASESTEP 被有效锁存的第 2 个 SCANCLK 上升沿， PHASEUPDOWN 和 PHASECOUNTERSELECT 被锁存。PHASEUPDOWN 用于指示相位上移还是 下移，PHASECOUNTERSELECT 用于选择被调整的输出。同时，PHASEDONE 指示信号拉低，待相 位调整完成以后自动拉高。每次调整的步进是 1/8 个 VCO 输出周期。例如：一个 FPGA 工程生成的 PLL， VCO 输出频率是1.25GHz，即周期0.8ns，因此步进是0.1ns 。 配置流程： 1. 设置好PHASEUPDOWN 和PHASECOUNTERSELECT 的期望值； 2. 拉高PHASESTEP； 3. 拉低PHASESTEP； 4. 等待PHASEDONE 变高； 5. 这样，一次1/8 个VCO 输出频率周期的相位调整即完成，重复1~4 步，直至需要的调整至需 要的相位。 假设这样的应用，需要将PLL 的C1 （125MHz）输出相位在90°和180°之间调整，即相移2ns 和4ns 之间调整。这样，在调整步进为0.1ns 的情况下，每次相位切换需要进行的相位调整次数是：（4-2 ） /0.1 = 20 次。 【注】手册上在第2 步和第3 步之间还有一步等待PHASEDONE 变低的操作，但笔者实际操作时 发现PHASEDONE 拉低的时间很短，如果用微处理器判断，根本抓不到这一过程。因此，实际流程中 略去这一步。 —— 完 —— 2