ESL综合解决方案提高DSP的设计效率,推动ASICS与FPGA器件发展.pdfVIP

一 专题特写：设计工具 推动ASlCS与FPGA器件发展 Meyers SynpIicity公司Gary 电子产品中数字信号处理(DSP)芯 同，我们需要特定的编码风格来描述存 余弦、除法等基本的DSP功能根据网标 片的使援率正急剧增加。现场可绽程门 技术的不霹，有着不鞫的优化实现要 德阵列籀存姥器。高凌量FpGA综合工 阵列(FPGA)可支持数百万个门，并以 具会自动将RTL代码映射铡存储器上 求。比如，FIR滤波器的直接形式与转 DsP为中心，这种特性使其性能比标准置形式(transposedform)就是一个很好 静DSP芯片有了大嚷掇升。诧外，FPG矗黪壤子，一种适用于特定的FPG矗器伴， 造瘁厂齑《fabl溺rary 还可进行中小型批量生产，能支持非常 而另一种则熙适用于ASIC技术。 器选项多种多样，用户要根据具体的配 强大的原型设计与验涯技术，以实现 根据FPGA和As{C瓣不同要求，我置选择和编辑存储器，并在RTL设}}中 DSP算法的实时仿粪。但为FPGA和 们往往需要不同的架构。众所周知， 进行例化。 AsIC创建可移植性算法IP也顽临着诸FPGA器件倾向于以寄存器为中心，而 许多文章和资料都介绍了在FPGA 多撬战与要求。 许多AslC爨FPGA移掇指南恣建议增 本文将介绍如何通过ESL综合技术加流水线设计，对所有端口进行寄存， 移植技术问题。在不同器件类型之间移 大幅缩短在FPGA或ASIc上实现算法 植实施方案，需要进行大量的编码与验 并将组合逻辑分鳃为较小的部分。这样 所需的时间，并简化相关工俸。 的设计在ASIC上实现就会增加丽积， 证工作，并拥有精湛的的专监技术。 但这是满足FPGA时序要求所必需的。 如果首先用FPGA进行原型设计， FPG矗翻焱Sle之阏袋下L移檀I孽}覆涟豹 魏采以ASlc为霾标，我餐往往需孬移植为AsIC设诗，那么逐黉瑟囊更多 挑战 要完全相反的做法。这时我们建议将寄 的挑战。在需要实时刺激和炎际速度验 尽镣RTL支持逻辑级的移樾性，但存器最小化，以尽可能减小占用面积与 证的情况下，就会出现上述阉题。为了 却不支持架构层移穰。如果将丽一RTL功耗。我们可以采用时分复用帮瓷澈共 满琵上述要求，我们应当保证仿真模型 在不同的目标器件上实现，会导致结果 摩的办法来提高时钟速度，从而最小化 之间的位和采样准确度，特别是FPGA 不够理憨；在不阖疆标器锋孛，综合结 豢法器及其德渡费资漯黪操{乍。游费类 实现联ASIC模毯不戆出超越。这要求我 果可能在功能上正确，但却根本没有优 及无线产品市场领域中的近期设计趋势 们做大量工作，尤其是实现方案不同或 化。 就是仔细平衡上述做法的结果。 经常变化时更皮如此。此外，我们还必 AsIC 翔{霹选择算法絮构取决于一个基本 RTL幂EFPGARTL之阑不须手动修改、跑较和调试覆l试工其。 问题，即满足算法的采样率和吞吐能力 可避免的差别之一在于存储器的使用。 要求，需要遗行多少漉永线、并行和串 就FPGA嚣害，器