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基于verilog的循环计数器,verilog计数器,verilog十进制计数器,格雷码计数器verilog,verilog异步计数器,verilog按键计数器,verilog4位计数器,verilog计数器仿真,verilog脉冲计数器,verilog计数器代码
实 验 名 称 专业、年级 学 号 姓 名 循环计数器 以下内容由实验指导教师填写（实验内容请以批注的形式批阅） 实验项目完成情况 实验项目成绩 指导教师 时 间 年 月 日 实验五 循环计数器
一、实验目的
1、熟悉Quartus和 Modelsim 软件
2、学习分配管脚和下载测试
3、乘法运算显示电路设计验证
二、循环计数器的源代码
module xunhuan(clk,hex0,hex1);
input clk;
output [7:0]hex0,hex1;
reg[7:0]hex0,hex1;
reg[4:0]count;
reg[25:0]fenpin;
reg clk_fp;
always@(posedge clk)
begin
if(fenpin26
fenpin=fenpin+1b1;
else
fenpin=26d0;
end
always@(posedge clk)
begin
if(fenpin=26
clk_fp=1b1;
else
clk_fp=1b0;
end
always@(posedge clk_fp)
begin
if(count5d0) count=count-1d1;
else count=5d29;
case(count)
5d29: begin hex0=8h90; hex1=8ha4;end
5d28: begin hex0=8h80; hex1=8ha4;end
5d27: begin hex0=8hf8; hex1=8ha4;end
5d26: begin hex0=8h82; hex1=8ha4;end
5d25: begin hex0=8h92; hex1=8ha4;end
5d24: begin hex0=8h99; hex1=8ha4;end
5d23: begin hex0=8hb0; hex1=8ha4;end
5d22: begin hex0=8ha4; hex1=8ha4;end
5d21: begin hex0=8hf9; hex1=8ha4;end
5d20: begin hex0=8hc0; hex1=8ha4;end
5d19: begin hex0=8h90; hex1=8hf9;end
5d18: begin hex0=8h80; hex1=8hf9;end
5d17: begin hex0=8hf8; hex1=8hf9;end
5d16: begin hex0=8h82; hex1=8hf9;end
5d15: begin hex0=8h92; hex1=8hf9;end
5d14: begin hex0=8h99; hex1=8hf9;end
5d13: begin hex0=8hb0; hex1=8hf9;end
5d12: begin hex0=8ha4; hex1=8hf9;end
5d11: begin hex0=8hf9; hex1=8hf9;end
5d10: begin hex0=8hc0; hex1=8hf9;end
5d9: begin hex0=8h90; hex1=8hc0;end
5d8: begin hex0=8h80; hex1=8hc0;end
5d7: begin hex0=8hf8; hex1=8hc0;end
5d6: begin hex0=8h82; hex1=8hc0;end
5d5: begin hex0=8h92; hex1=8hc0;end
5d4: begin hex0=8h99; hex1=8h
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