A班数电第八章.ppt

　 全局连接结构 ： 　 全局连接主要用于传送一些公共信号，如全局时钟信号、公共控制信号。 8.6 FPGA器件 SYN、AC0、AC1(n)和XOR(n)是OLMC的控制字，SYN、 AC0为各OLMC共用，AC1(n)为第n个 OLMC专用，XOR(n)每个OLMC占1位 。 多路开关的状态取决于设计者可编程结构 控制字AC0和AC1(n)的值。 8.4 GAL器件 各输出宏单元OLMC中的结构控制字SYN、AC0、 AC1(n)和XOR(n)均存放在GAL器件的可编程存储单 元中。 GAL16V8结构控制字 8.4 GAL器件 在结构控制位SYN、AC0、AC1(n)和XOR(n)的控制下，OLMC可以配置成五种工作模式：专用输入模式、专用组合输出模式、选通组合输出模式、时序电路中的组合输出模式和寄存器型输出模式。 下表给出各种模式下结构控制位的配置情况。 8.4 GAL器件 OLMC工作模式的配置选择列表 8.4 GAL器件 专用输入模式： 8.4 GAL器件 专用组合输出模式： 8.4 GAL器件 选通组合输出模式 ： 8.4 GAL器件 时序电路中的组合输出模式 ： 8.4 GAL器件 寄存器型输出模式 ： 8.4 GAL器件 在GAL器件中，除了与阵列以外 ，还有一些可编程单元，如下图所示为GAL16V8中可编程单元地址和功能划分： 8.4 GAL器件 与阵列 编程数据区 用于编程数据流的输入和校验 用户自定义区， 如识别码、日期等 制造商用， 用户不可用 存储 结构控制字 此位编程后，信息不能读出 制造商用， 用户不可用 擦除 编程信息 8.4 GAL器件 8.5 CPLD器件 随着集成工艺的发展，可编程逻辑器件的规模越来越大，逐渐由低密度的PAL器件和GAL器件发展到高密度的万门以上的复杂可编程逻辑器件（CPLD）。 CPLD的I/O端数和内含触发器数多达数百个，其集成度远远高于前面介绍的可编程逻辑器件PAL和GAL。因此，采用CPLD设计数字系统，具有体积小、功耗低、可靠性高、灵活性强的优点。 CPLD的基本结构形式和PAL、GAL相似，都由 可编程的与阵列、固定的或阵列和逻辑宏单元组 成，但集成规模比PAL和GAL大很多。 CPLD主要有三个组成部分： 逻辑阵列块（LAB） 可编程输入/输出单元（IOE） 可编程连线阵列（PIA） 8.5 CPLD器件 逻辑块 内部 的可 编程 连线 区 I/O 单元 乘积项 阵列 乘积项 分配 宏单元 Macro cell PI CPLD的组成结构示意图： 8.5 CPLD器件 逻辑阵列块（LAB） 一个LAB由十多个宏单元的阵列组成,每个宏单元由三个功能块组成： 逻辑阵列 乘积项选择矩阵 可编程寄存器 它们可以被单独的配置为时序逻辑或组合逻辑工作方式。如果每个宏单元中的乘积项不够用时，还可以利用其结构中的共享和并联扩展乘积项。 8.5 CPLD器件 可编程输入/输出单元（IOE） I/O端常作为一个独立单元处理。通过对I/O端口编程，可以使每个引脚单独的配置为输入输出和双向工作、寄存器输入等各种不同的工作方式。 8.5 CPLD器件 可编程连线阵列（PIA） 在各LAB之间以及各LAB和I/O单元之间提供互连网络。这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计。 8.5 CPLD器件 不同厂商生产的CPLD芯片在内部结构上存在着一定的差异，如有的器件采用通互连阵列UIM结构，有的采用多阵列矩阵MAX结构，如MAX7128S，还有的采用灵活逻辑单元阵列FLEX结构、大块结构等等，但其基于与或阵列结构的基本原理是相同的，这里就不再一一阐述了。 8.5 CPLD器件 下面介绍CPLD的典型器件，Altera公司生产的高密度、高性能CMOS可编程逻辑器件EPM7128S。 外部封装特性： ◆ 64个I/O端口； ◆ 4个直接输入端口； ◆ 在系统编程端口。 8.5 CPLD器件 EPM7128S内部结构图 逻辑 阵列模块 可编程 互连阵列 可编程I/O单元 8.5 CPLD器件 8.6 FPGA器件 现场可编程门阵列（FPGA）是20世纪80年代中期出现的高密度PLD ，它是由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要设计的数字系统。相比其它PLD具有更高