微机原理及接口技术课件-CH2.pptVIP

指令时空图 顺序执行 4级流水线执行 流水线满载 (观察有什么特点？) 满载后每个时钟周期都有一条指令从流水线上执行完毕！ 级数的概念 有关流水线级数的几个概念经常被混淆。流水线的“条数”与“级数”是两个不同的概念。 能够完整执行各种指令的一系列功能单元组成“一条”流水线。 一条流水线所包含的功能一般可以被划分为多个步骤完成（对应多个功能单元），它可以被划分成几个步骤，就称这条流水线是“几级”的，有时也称为流水线的“段数”。 四级流水线CPU的操作 (1)取指令级 将待执行指令的地址发送到指令存储器，并等待此指令返回。 (2)指令译码级 指令译码并从寄存器中取出所需的源操作数。 (3)指令执行级 执行运算，并将其结果送至下一阶段。 (4)数据回写级 将数据写回到寄存器或者数据存储器。 更细的流水线(6级) 1.取指（FI） 2.指令译码（DI） 3.计算操作数地址（CO） 4.取操作数（FO） 5.执行指令（EI） 6.写操作数（WO） 增加流水线级数有什么好处？ 流水线级数的问题 计算： 一个生产车间打算在4级的流水线（车轮生产、车架生产、座椅生产、最后组装四个步骤）上生产8辆汽车，流水线周期均为20min，则该流水线共需多长时间？ （8+（10-1））×8 = 136 min （8+（4-1））×20 = 220 min 一段时间后，厂商打算进行改革，把原来的4级流水线细分为10级，每级流水线的周期为原来的（4×20）/10=8 min，则新流水线生产汽车共需多长时间？ 注意：流水线只有在满载时，才能发挥出最佳效率来。由于CPU执行的代码中有很多分支语句，因此长流水线需要用有效的技术来预测分支，尽量保持流水线在满负荷状态。但是一旦预测分支失败，就会清除流水线中滞留的大量无用指令，同时将新指令流重新注入流水线。但是如果流水线阶段过多的话，充满整个流水线就需要很长的时间，这样使流水线保持满载的机会不多，速度反而下降了。所以权衡利弊，CPU不会使用深度流水线。 能否继续增加级数？ 流水线级数的问题 增加流水线级数可以提高CPU执行速度，但级数不能无限增加。应根据具体应用在速度和性能间折中。（如分支预测失败） 【例如】：奔4（Prescott核心）的31级，酷睿系列缩短为14级。流水线越长，频率提升潜力越大，但是一旦分支预测失败或者缓存不中的话，所耽误的延迟时间越长。如果一旦发生分支预测失败的情况，奔4（Prescott核心）就会有39个周期的延迟，这要比其它架构延迟时间多得多。 流水线CPU的特点 优点： 通过指令级并行执行来提高性能。 缺点： 增加了硬件成本 流水线机构会引入延迟和其他一些问题，这些额外开销会使每条指令的执行时间有所增加，这也限制了流水线的深度 流水线中各阶段的操作存在关联(dependence)时也会引起流水线中断，从而影响流水线的性能和效率 流水线冲突 理想流水线的性能：每个时钟周期完成一条指令 实际流水线机器中可能存在冒险(hazard)导致停顿： ① 数据冲突（如后面的计算要用到前面的结果） - 定向技术可将结果数据从其产生的地方直接传送到所有需要它的功能部件 - 编译器可利用流水线调度（scheduling）技术来重新组织指令顺序 ②结构冲突（硬件资源不够） - 增加额外的同类型资源 - 改变资源的设计使其能被同时使用 ③控制冲突（分支等跳转指令引起 ） 可采用分支预测及预测执行技术最大限度地使处理器各部分保持运行状态。 流水线机器需要检查出这些冲突并进行处理 流水线数据冲突和乱序执行 教材图2-20错误 流水线结构冲突 MEM REG REG MEM ALU MEM REG REG MEM ALU MEM REG REG MEM ALU MEM REG REG MEM ALU C1 C2 C3 C4 C5 C6 C7 C8 LOAD 指令2 指令3 指令4 增加同类资源或改变资源设计方式 流水线控制冲突 周期 1 2 3 4 5 6 7 8 DIV R2,R1 取指 译码 执行 回写 　 　 ADD R3,R2 取指 译码 等待 执行 回写 　 BRANCH 取指 译码 等待 执行 回写 指令8 取指 采用分支预测技术（硬件上增加序列分析器） 流水线应用i7 流水线技术说明 需求背景：需要更高的处理器性能（在单一芯片上能集成更多的晶体管，该技术在汽车制造过程中效果显著） 目标：通过指令并行性提高处理器性能 方法：把每条指令分解为多个步骤并行执行 用途：可用于支持RISC和CISC结构的CPU 作为 Int