清华大学数字逻辑课件-第2章2.pptVIP

2.3 常用的中规模组合逻辑电路 译码器（Decoder) 数据选择器 运算器（算数逻辑单元 ALU） 译码器的功能分类 译码器的设计需求(设计步骤一） 2-4译码器真值表和输出表达式（设计步骤二） 按照输出表达式画出逻辑图（步骤三） 2-4检查可能出现的问题（步骤四） 画逻辑图时注意几个问题 要求：逻辑图要美观，可读性要好 具体要注意： 逻辑图中逻辑门(或逻辑器件)布局要合理，逻辑性强 逻辑图中的连线布局合理，无连接交叉点要少 相接连线的交叉点要画上连接符 3-8译码器定义，逻辑示意图 定义：3－8译码器是指3输入－8输出的变量译码器。 3-8译码器真值表和逻辑表达式 按照输出表达式画出3－8译码器的逻辑图 有使能端 的2-4译码器 有使能端E的2-4译码器 译码器使能端E的作用 在集成电路中增加控制使能(Enable)端E，是电路设计中常用的技术，使得集成电路更加灵活、可靠。 一、灵活：用于扩展 二、可靠：用于选通 用作扩展（作用一） 用作扩展（续） E用作扩展（续） 延迟产生尖峰 延迟产生尖峰 有多个使能端的译码器件 器件一、编号：74LS(HCT，HC）138： 功能： 3-8 译码器（3个使能端） 器件二、编号：74 LS (HCT，HC）154 功能4-16 译码器（2个使能端） (前面介绍的器件型号为:74 x x 139 双2-4译码器) E用作扩展（续） 具有多个使能端的3-8译码器扩展为4-16译码器 用3－8译码器分配地址区 用3－8译码器分配地址区（续） CPU的地址空间：A7~A0 共有256个地址空间 每个ROM有32个地址空间 地址空间的对应关系如图： 用译码器完成地址分配 地址线有10位，可以表示210＝1K个地址空间； 地址线有20位，可以表示220＝1M个地址空间； 地址线有30位，可以表示230＝1G个地址空间； 32位地址可以表示4G地址； 16M存储器需要24位地址。 1Mx8存储器的地址译码结构 译码器的其他应用 两位数据分配器 多级译码 二级译码 二级译码 二—十进制译码器 8-4-2-1 码表示十进制数 不完全译码的BCD 译码器的功能表 不完全译码的BCD译码器逻辑化简 不完全译码的BCD译码器逻辑图 完全译码的BCD 译码器 完全译码的BCD译码器 显示译码器 显示译码器逻辑示意图及功能描述 用“与或非”门实现的逻辑表达式 显示译码器 输入 I II Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 A B C A B C A B C D “1” 使能 输出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 32x8 R0M D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 32x8 R0M D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 32x8 R0M D0 D1 D2 D3 D4 D5 D6 D7 A0 A1 A2 A3 A4 A5 A6 A7 CPU A0 A1 A2 A3 A4 A0 A1 A2 A3 A4 … … A0 A1 A2 A3 A4 使 能 A5 A6 A7 地址总线 数据总线 第0片ROM 第1片ROM 第7片ROM (0～31) (32～63) (64～95) (96～127) (128～159) (160～191) (192～223) (224～255) 第0片ROM 第1片ROM 第2片ROM 第3片ROM 第4片ROM 第5片ROM 第6片ROM 第7片ROM0001111100111111010111110111111110011111101111111101111111111111 00000~11111 00000~11111 00000~11111 00000~11111 00000~11111 00000~11111 00000~11111 00000~11111 ROM地址空间 CPU地址空间 20位地址译码器 00···