时序分析实例.doc

5.1 时序约束说明 在ISE12.2软件中，通过菜单-tools-constraint editor来设置时序约束。 约束文件为VG602_G01.ucf。 5.1.1 对时钟域的约束 约束代码 NET clk_in TNM_NET = clk_in; TIMESPEC TS_clk_in = PERIOD clk_in 8 ns HIGH 50%; NET p0_rgmii_rxclk TNM_NET = p0_rgmii_rxclk; TIMESPEC TS_p0_rgmii_rxclk = PERIOD p0_rgmii_rxclk 8 ns HIGH 50%; NET p1_rgmii_rxclk TNM_NET = p1_rgmii_rxclk; TIMESPEC TS_p1_rgmii_rxclk = PERIOD p1_rgmii_rxclk 8 ns HIGH 50%; NET pclk TNM_NET = pclk; TIMESPEC TS_pclk = PERIOD pclk 6 ns HIGH 50%; 说明 将clk_in、p0_rgmii_rxclk、p1_rgmii_rxclk三个时钟域时钟周期设置为8ns（125MHz），占空比为50%。 由于pclk时钟周期的长度与DVI分辨率和刷新率相关，值不固定，所以取其最小值6ns（165MHz）约束。 5.1.2 对SDRAM的约束 5.1.2.1 对SDRAM输出的约束 首先将sa_addr、sa_bank、sa_cas、sa_ras、sa_we、sa_data等PAD组设置成SDRAM_OUT时序组。（具体代码参照UCF文件） 然后将SDRAM_OUT时序组数据有效的时间设置为时钟上升沿后13ns。（TIMEGRP SDRAM_OUT OFFSET = OUT 13 ns AFTER clk_in RISING;） 5.1.2.2 对SDRAM输入的约束 首先将sa_data PAD设置为SDRAM_IN时序组。（具体代码参照UCF文件） 接着将SDRAM_IN时序组数据有效设置为时钟上升沿之前5ns，将整个数据有效时间设置为7ns。（TIMEGRP SDRAM_IN OFFSET = IN 5 ns VALID 7 ns BEFORE clk_in RISING;） 5.2 ISE软件设置选项