模型机设计实验.docVIP

HUNAN UNIVERSITY EDA程序设计 报 告 实验名称 设计模型机 学生姓名 邬新毅 学生学号 20080810319 专业班级 计科三班 指导老师 方恺情 院长 (系主任) 李 仁 发 2011 年 1 月 4 日 实验日志 这次实验我的设计是在实验7的基础上按照模型机的要求进行改进而来的，因为有之前实验的基础，所以这次实验不算很难，期间只遇到了一些不大不小的麻烦。 因为指令增多，原来3位的ir已经不够用，而且因为增加了4个寄存器，在分配ir的时候还要进行寄存器的选择，然后就吧ir和寄存器的选择合在一起用，因此ir成为变长的，无法合理分配下址。此后将ir和寄存器的选择分开，寄存器的选择独立出一个模块，ir固定给4位，继续讲ir和下址捆绑使用进行操作选择，成功得出结果。 新功能的转移指令让我小困扰了一下，因为有4种不同情况下的转移，要考虑加、减法是否有进位（ps：乘法就不考虑了，乘法进位过于夸张），加、减法结果是0还是负数，进位直接就用一个定制的加减法lpm的进位输出控制，同时在器件中增加了zero和fushu两个控制运算结果为0还是为负的端口，问题基本解决。 定制了一个乘法的lpm，因为总线只有8位，所以我在定制器件的时候让输出也只有8位，然后我在仿真的时候发现6*2的结果为0，然后我就不知道为什么，将定制的器件单独出来测试结果也一样，然后将输出改为默认的16位，只选用低8位，就能正确显示出结果了，因此我估计只选择8位输出可能是选择了高8位输出之类的情况。 实验报告 一、实验流程： 二、指令码： 操作 LDR STR ADD SUB AND OR MUL JMP IN OUT HALT ir 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 cpu程序表: RAM地址 内容 说明 00H 01H 10H 17H LDA r1,指令码10H(r2,r3,r4情况一样,只需修改指令码) 将17H内容送r1 02H 03H 14H 18H LDA r2,指令码10H(r2,r3,r4情况一样,只需修改指令码) 将18H内容送r2 04H 31H ADD r1+r2,结果送r1,指令码31H 05H 06H 20H 20H STR r1,指令码20H(r2,r3,r4情况一样,只需修改指令码) 将r1内容送20H 07H 41H SUB r1-r2,结果送r1,指令码41H 08H 51H AND r1 and r2,结果送r1,指令码51H 09H 61H OR r1 or r2,结果送r1,指令码61H 0aH 71H MUL r1*r2,结果送r1,指令码71H 0bH 90H IN操作,sw内容送r1,指令码90H 0cH A0H OUT操作,r1内容送bus,指令码A0H 0dH 0eH 80H 21H 无条件转移,指令码80H(其他条件转移一样,只需修改指令码) JMP 21H,跳转到21H号内存单元 21H B0H HALT,停机操作,指令码B0H 17H 18H 19H 1aH 06H 05H 04H 03H 数据 实验代码及顶层图： 总代码: LIBRARY ieee; USE ieee.std_logic_1164.all; LIBRARY work; ENTITY finish IS PORT ( reset : IN STD_LOGIC; qd : IN STD_LOGIC; dp : IN STD_LOGIC; tj : IN STD_LOGIC; clr : IN STD_LOGIC; clk : IN STD_LOGIC; clk2 : IN STD_LOGIC; sw_in : IN STD_LOGIC_VECTOR(7 DOWNTO 0); ar : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); d : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); mpc : OUT STD_LOGIC_VECTOR(4 DOWNTO 0); pc : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); q : OUT STD_LOGIC_VECTOR(6 DO