第02章-微型计算机的内部接口.pptVIP

接 口 技 术 第一节　微处理器的发展概况 Intel 8086处理器;Intel 80286处理器; Intel 80386处理器;Intel 80486处理器; Pentium 基本型;Pentium MMX;Pentium Pro; Pentium Ⅱ;Pentium Ⅲ;Pentium Ⅳ; Pentium Ⅳ后续;CORE2。 第二节 80486 微处理器 一、80486的主要改进 ① 增加了数据的猝发传送方式; ② 指令预取队列长度, 由16字节增加到32字节; ③ 片内集成了8K的Cache, 并支持片外Cache; ④ 片内集成了浮点协处理器FPU; ⑤ 支持数据位的奇偶校验; ⑥ 指令流水线方式 80486 微处理器 二、80486的内部结构 功能模块 在80386基础上, 增加：8KCache；浮点协处理器 FPU。如下图所示： 80486 微处理器 ● 内部64位总线连接EU和FPU; ● 可以禁止分页, 所以SU输出可直接送到Cache; ● SU和PU首先寻址Cache, 不命中才寻址内存。 三、80486片内Cache（重点） 80486片内集成8K的高速缓存。 1. 结构 8K的高速缓存采用四组关联式结构,将整个8K分成四路,每一路分成128组,每组分成四行,每行四个字节。 每一行设置了一个有效位V, 用于指示该行是否有效(V＝1时该行有效, V=0时该行无效)。 80486 微处理器 为了便于使用LRU算法,对每四行,设置了三个标志位B0、B1、B2,用来指示这四行最近被访问的情况。如下图所示： 80486 微处理器 每四行附加的标志位B0、B1、B2指示这四行最近被访问的情况, 按以下方式进行设置： 80486 微处理器 2. 高速缓存工作过程控制 （1）四种工作方式 CR0中CD和NW两个控制位, 其四种组合构成了Cache的四种工作方式(注 80486中的Cache,在“写不命中时, 只写内存, 不写Cache”)： 80486 微处理器 [说明] CD和NW=10时： 禁止Cache填充, 则在“读未命中时”, 只访问主存, 不允许将从主存读取的数据和对应的地址写入Cache; 在“写不命中时”只写主存不写Cache。只允许直写, 仅在“写命中”时, 既写入Cache, 又要写入内存。 可用软件方式对某些主存单元的高速缓存行进行控制。比如,为防止Cache内容过时的方法之一,就是“不可高速用存储器”,禁止共享区的内存单元内容进入Cache。 80486 微处理器 CD和NW=11时： 高速缓存的几种功能均被禁止, 即“读不命中”时, 只读主存而不写入Cache; “写不命中”时,只写主存而不写入Cache, 且不允许直写; 也不能标识某些Cache内容无效, 意味着此时Cache与主存的联系已被断开。 该主要用于程序测试。预先将某些测试所需要的数据装入Cache,然后将CD和NW设置为11,断开Cache与主存的联系。测试开始后, 程序只访问预先装入Cache的数据,不会有启动总线周期访问内存,也不会出现“不命中”。 80486 微处理器 （2） Cache的更新(淘汰) Cache的更新是指Cache被填满后,根据标志位B0B1B2进行淘汰,淘汰过程按如以下流程： 80486 微处理器 （3） 高速缓存的清除 [软件方式] 执行指令INVD或者WBINVD WBINVD先将Cache内容写回主存, 再清除。 注: 80486片内的Cache采用的是直写方式, 这两条指令对片内Cache的执行结果相同; 但片外Cache可能采用回写, 所以设置了WBINVD指令。 [硬件方式] 80486的引脚/FLUSH, 当该引脚有效时, 片内 Cache内容将被清除掉。 80486 微处理器 （4） 页面的可高速缓存性 什么是页面的可高速缓存性：针对一个页面, 禁止或允许其内容进入Cache (即控制页面的内容是否可以进入Cache)。与“不可高速用存储器”的概念相同, 即不允许某些主存单元内容进入Cache。如何控制页面的可高速缓存性：在CR0中的CD位=0：读未命中, 禁止填充Cache；CD位=1：读未命中, 允许填充Cache。 在CR3控制寄存器中PCD位=1:禁止页目录项的内容进入Cache;PCD位=0:允许页目录项的内容进入Cache。 第三节 Pentium 基本型 一、主要特征 ◆ 超级标量结构(双指令流水线) ◆ 双Cache(指令Cache和数据Cache分离) ◆ 分支预测技术 ◆ 64位数据总线 ◆ RISC和CISC的结合 二、 内部结构 1. 功能模块 从功能模块的角度, Pentium