使用FPGA的PCI内核实现PCI总线接口.pdf

■上海贝尔有限公司EDA部扬向群李小军冯根宝设计方式，而采用以硬件描述语言 系统设计方法，最顶层是系统的结构描 述，将接口逻辑分为现有的PCI内核 (PCI—C)和用户逻辑两大块。用户逻辑 中又按数据操作模式分成若干子模块。 使用FPGA的PCI内核实现PCI总线接口 由于设计的模块化，使得我们对整个设 计的维护和修改都变得非常简单。 着计算机技术的不断发展，其 足PcI规范的严格时序要求。由于时序 在任何一个设计中都会包含三个 随数据宽度及工作频率也在不断 要求的苛刻性，使得PCI设计对任何基本设计阶段：设计输入、设计实现及 提高，因此传统的ISA总线严格地限制 验证。如图1所示，下面将分述各阶段 FPGA工艺来说都具有挑战性。PCI规 应注意的一些问题。 了新型芯片水平的发挥和利用，PCI总范允许PCI设备工作在0—33MHz的任 线因其众多的功能、强大的兼容性，在 何频率(或0—66MHz)，这样允许的最小 设计输入 计算机及通信领域得到了广泛应用。但 时钟周期是30ns。考虑到信号的传输延 是目前大多数系统厂家的PcI总线接口迟和时钟歪斜，剩下的时间非常有限。 在我们的设计中，最重要的是了解 PCI侧对用户侧的影响，怎样处理由 都是采用国外的专用控制芯片，价格昂 33MHz、32Bit的PcI规范规定输入信 贵且不能根据系统要求灵活配置，因此 号的建立时间是7ns，而输出寄存器的 采用PCIIP(知识产权)模块(PCI内时钟沿变化到输出有效信号的时间是 信号。对接口部分的数据和控制信号应 该采用流水线的设计，这样才能隔离 核)进行PCI总线接口设计便成为一种11ns，同时PCI规范还要求0ns的保持 PCI侧和用户侧的时序问题，而不应该 新的解决办法。 时间以及其他一些时序要求。这些时序 参数将最终限制设计的逻辑级数，并影 以组合逻辑方式输出。这样做可能会使 设计前的考虑 响逻辑设计和设计的物理实现。 由用户侧发起的对PCI总线的操作晚l 首先选择一个性能良好的PCI内核 到2个时钟周期才有效。然而通过用 是设计的开始。当前很多FPGA厂商都 设计方法的选择 P0sT模式将数据暂存，在传输较大量 提供～种预定义的接口内核，这种接口 我们的设计目标是提供一个 的数据时，这种延时对总线带宽的影响 是微小的。在低速小规模系统设计中， 内核提供了到PcI总线的标准接口，设MOTOROLA公司的CPU与PCI总 计者可以将精力主要集中在用户侧的逻 线之间相互操作的接口，如地址转换、 HDL代码编写形式的好坏对设计的最 辑设计和用户