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一种高压MOS 器件栅极氧化层制程改善方法 一种高压 MOS 器件栅极氧化层制程改善方法 摘要 在 0.25um 以下的高阶制程中，通常使用蚀刻形成 STI (Shallow Trench Isolation)浅沟槽的方式来达到元器件相隔绝的目的。由于制程能力的限制，STI 浅沟槽拐角处的硅衬底与一般平坦的硅衬底的氧化速率存在差异，所以整个MOS 器件的浅沟槽拐角处的氧化层厚度及平滑度是比较难控制的，这直接影响了栅极 氧化层的可靠性。突出表现在TDDB（Time Dependent Dielectric Breakdown） 测试不易得到较好的结果。 本课题主要介绍在厂内对 0.18um EPFLASH (Embedded P-Channel Flash) CMOS（Complementary Metal Oxide Semiconductor）产品工艺进行可靠度评价 后，通过对栅极氧化层 VBD (Voltage to Breakdown)可靠性均匀度差的问题分 析，找出工艺步骤的中的关键环节，进行多项指标监测试验，由各种条件组合下 的工程试验数据的支持，得出产品在CMP (Chemical Mechanical Planarization) 研磨过程后的STI高度控管的重要性的结论。 最后本课题提供了一种关于高压MOS器件栅极氧化层制程的改善方法。该方 法主要是通过生产线上对产品 CMP 研磨后 STI 高度的 QA SPC （Statistical Process Control）控管来保证 STI 拐角处的氧化层厚度以及平滑度达到规定预 设值，从而保证产品 VBD 均匀度，同时使其在 TDDB 测试时达到量产标准。该方 法的实施有效提高了产品的良率。 关键词： 栅极氧化层 高压MOS器件 TDDB VBD 可靠性 制程改善 CMP 一种高压MOS 器件栅极氧化层制程改善方法 A process recipe improvement for gate oxide of high-voltage MOS devices ABSTRACT For the high-level geometry of VLSI below 0.25um technique, it is usually used in the formation of STI (Shallow Trench Isolation) etching mode to achieve the purpose of isolated components. Due to the limitation of process ability, the speed of oxidation rate at the corner of STI is different from the one over flat Si substrate, so the thickness and smoothness at the corner of STI of MOS device is more difficult to control. It directly impacts the reliability of the gate oxide layer. Seriously, the TDDB (Time Dependent Dielectric Breakdown) test is hard to get good data. This subject mainly introduces after doing the reliability analysis for EPFLASH (Embedded P-Channel Flash) 0.18um CMOS （Complementary Metal Oxide Semiconductor ） technology product