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2011/6/2 《可编程逻辑器件》实验报告 一、实验目的 1、学习QuartusII的使用，熟练 VHDL语言的编写。 2、根据功能图或者原理图编写程序，并熟悉仿真过程。 二、实验大纲 1、了解74系列各芯片所具有的功能。 2、通过编写VHDL代码来实现74系列部分芯片的电路功能。 三、实验步骤 1、建立一个存放工程的文件夹。（文件夹名不能用中文） 2、输入源程序。 3、文件存盘，存盘文件名应与实体名一致。 4、打开波形仿真器。 5、设置仿真时间区域。 6、存盘波形文件。 7、输入时钟信号节点。 8、编辑输入波形。 9、设置仿真参数。 10、启动仿真器并观察仿真结果。 四、实验内容 实验一·74LS04的VHDL描述 74LS04有六个独立的非门，A为输入端，Y为输出端，且输出的是A的非。其功能图如下： 其VHDL描述代码如下： library ieee; use ieee.std_logic_1164.all; entity ls157 is port (a,b: in std_logic_vector(3 downto 0); g : in std_logic; y : out std_logic_vector(3 downto 0)); end; architecture one of ls157 is begin process(g) begin if g=0 then y=a; else y=b; end if; end process; end architecture one ; 功能仿真如下图： 实验二·74LS08的VHDL描述 74LS08是四单元的二输入与门。A、B为输入端，Y为输出端，且Y=AB。其功能图如下： 其VHDL代码描述如下： library ieee; use ieee.std_logic_1164.all; entity ls08 is port (a,b : in std_logic_vector(3 downto 0); y : out std_logic_vector(3 downto 0)); end; architecture one of ls08 is begin y = a and b; end architecture one ; 实验三·74LS10的VHDL描述 74LS10是三单元的三输入与非门，A、B、C为输入端，Y为输出端，且Y=~（ABC）。其功能图如下： 其VHDL描述代码如下： LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY ls10 IS PORT(a : IN STD_LOGIC_VECTOR(2 DOWNTO 0); b : IN STD_LOGIC_VECTOR(2 DOWNTO 0); c : IN STD_LOGIC_VECTOR(2 DOWNTO 0); y : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END; ARCHITECTURE ONE OF ls10 IS BEGIN PROCESS (a,b,c) BEGIN y=not (a and b and c); END PROCESS; END; 功能仿真如下图： 实验四·74LS74的VHDL描述 74LS74是一个两单元的带异步置位、异步清零和保持功能的D触发器，输入端口有SD,CD,CP,D,输出端口有Q,QF，且QF为Q的非。SD和CD控制置位和清零Q端，D为数据输入端，CP为同步脉冲。其功能图如下： 其VHDL描述代码如下： library ieee; use ieee.std_logic_1164.all; entity ls74 is port(d:in std_logic; sd:in std_logic; cd:in std_logic; cp:in std_logic; q:out std_logic; qf:out std_logic); end; architecture one of ls74 is signal a,af:std_logic; signal sc:std_logic_vector(1 downto 0); b