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数码管动态显示 vhdl
实 验 报 告
课程名称 电子设计自动化实验（基于FPGA）LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
USE IEEE.std_logic_arith.all;
USE IEEE.std_logic_unsigned.all;
ENTITY xianshi IS
PORT(clk:in std_logic;
smg:out std_logic_vector(7 downto 0);
sel:out std_logic_vector(2 downto 0));
END ENTITY;
ARCHITECTURE func OF xianshi IS
SIGNAL fp,tmp:std_logic;
SIGNAL count:std_logic_vector(9 downto 0);
SIGNAL sl:std_logic_vector(2 downto 0);
BEGIN
PROCESS(clk)
BEGIN
IF(clkEVENT AND clk = 1) THEN
IF(count = 1111100111) THEN
count = (OTHERS = 0);
tmp = NOT tmp;
ELSE
count = count + 1;
END IF;
END IF;
fp = tmp;
END PROCESS;
PROCESS(fp)
BEGIN
IF(fpEVENT AND fp = 1) THEN
IF(sl = 111) THEN
sl = 000;
ELSE
sl = sl + 1;
END IF;
END IF;
END PROCESS;
sel = sl;
PROCESS(sl)
BEGIN
CASE sl IS
WHEN 000 = smg =
WHEN 001 = smg =
WHEN 010 = smg =
WHEN 011 = smg =
WHEN 100 = smg =
WHEN 101 = smg =
WHEN 110 = smg =
WHEN 111 = smg =
WHEN OTHERS = NULL;
END CASE;
END PROCESS;
END ARCHITECTURE;
未下载验证、调试，如发现错误，见谅！
——Higashi 4
Higashi
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